AR# 40009

FIFO Generator v6.2 - PROG_FULL フラグが 2 クロック サイクル早くアサートする

説明


PROG_FULL フラグが、wr_data_count 信号に対して、2 クロック サイクル早くアサートされます。

たとえば、深さが 4096 の FIFO に対し、[Full Threshold Assert Value] が 2048 に設定されているテスト ケースがあります。

ビヘイビアー シミュレーションとタイミング シミュレーションで、wr_data_count 信号が 2046 に達すると、PROG_FULL フラグがアサートされることを確認しました。

wr_data_count 信号に対して、PROG_FULL はいつアサートされるべきなのかは、データシートには明記されていません。

しかし、wr_data_count 信号は、FIFO のステートを判断するために使用する信号です。

この動作を変更すべきなのでしょうか。データシートに予期動作を明記してほしいと思います。

PROG_FULL 出力の後に、レジスタを 2 つ追加することでこれは回避できます。

ソリューション

これは予期動作です。

ユーザー コンフィギュレーションの場合は、「use extra logic」を true に設定し、wr_data_count のより正確な情報を得る必要があります。

これはユーザー ガイドのデータ カウントのセクションで説明されています。
AR# 40009
日付 09/10/2014
ステータス アクティブ
種類 一般
IP