AR# 40028

LogiCORE IP Tri-Mode Ethernet MAC および Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v2.1 以降 - Virtex-6 FPGA をターゲットにしているとき GMII の RGMII のセットアップおよびホールド タイムを満たす

説明


LogiCORE IP Tri-Mode Ethernet MAC および Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper で提供されている UCF に、受信側の物理インターフェイスが特定のデータ有効ウィンドウ内にクロックとデータのアライメントを強制する OFFSET 制約の例が含まれています。

これはアライメントを決定するのには役立ちますが、データ有効ウィンドウで GMII または RGMII 仕様のセットアップおよびホールド要件を満たすことができない可能性があります。受信クロックの IODELAY インスタンスからのクロック誤差を考慮して、一部のデバイスではウィンドウが広めになっています。

このアンサーは、LogiCORE IP Tri-Mode Ethernet MAC のすべてのバージョンと、Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper の v2.1 およびそれ以降のバージョンを対象にしています。Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper の古いバージョンを使用している場合は、(ザイリンクス アンサー 33195) を参照してください。

ソリューション


すべてのデザインで IDELAY タップを適切に調整することを推奨します。使用しているデザインに最適な設定を検討するには、『LogiCORE IP Tri-Mode Ethernet MAC v5.1 User Guide』 (UG777) または『Virtex-6 FPGA Embedded TEMAC Solution User Guide』 (UG800) を参照してください。

OFFSET 制約を調整して適切な仕様に準拠するようにします。GMII モードでは「IN 2 ns VALID 2 ns」、RGMII モードでは「IN 1 ns VALID 2 ns」が設定されていることを確認します。

Virtex-6 低電力デバイス (-1L スピード グレード) および一部の Virtex-6 HXT の場合のみ、GMII 物理インターフェイスのインプリメンテーションで受信側のタイミング仕様が満たされず、RGMII 物理インターフェイスのインプリメンテーションでは受信側のタイミングに余裕がなくなります。 しかし、適切に IODELAY を調整し、システム マージンを十分に持たせることで、正しく動作させることができる可能性があります。IODELAY を調整する際は、PHY のタイミング特性およびシステム マージンを解析してください。
AR# 40028
日付 05/31/2012
ステータス アクティブ
種類 既知の問題
IP