説明

MIG 7 Series のリリース ノートおよび既知の問題は 1 つのアンサー レコードにまとめられ、見やすくなりました。詳細は、(ザイリンクス アンサー 45195) を参照してください。

• 一般情報  
• ソフトウェア要件 
• 新機能  
• 修正された問題 
• 既知の問題  

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』(
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

ソリューション

一般情報

7 シリーズ FPGA でサポートされているメモリ インターフェイスおよび機能のリストはこちらを参照してください。

• 『7 シリーズ FPGA メモリ インターフェイス データシート』
• 『7 シリーズ FPGA メモリ インターフェイス ユーザー ガイド』

7 シリーズ FPGA メモリ インターフェイスでサポートされている周波数については、7 シリーズ資料センターから該当する DC および スイッチ特性データシートを参照してください。

この既知の問題を除き、メモリ インターフェイス コンフィギュレーションに該当する周波数範囲が MIG ツールには含まれています。

(ザイリンクス アンサー 40876) MIG 7 シリーズ v1.1 DDR3 SDRAM - データシートの仕様値を超えるメモリ周波数を MIG で設定できてしまう

その他の FPGA の MIG コアに関する情報については、『IP リリース ノート ガイド』 (XTP025) を参照して、該当する MIG のリリース ノートおよび既知の問題を確認してください。

MIG の一般的なデザインおよびトラブルシューティング情報については、ザイリンクス MIG ソリューション センターの(ザイリンクス アンサー 34243) を参照してください。

ピン配置情報

MIG 7 シリーズのツールでは、データおよびアドレス/制御グループに対し、FPGA 内にある特定のバイト グループを選択することができます。 

これらのバイト グループ内にある特定ピンは選択できません。 

バイト グループ内でのピンの移動については、(ザイリンクス アンサー 40428) 「MIG 7 Series v1.1 - バイト グループ内のピン移動に関するガイドライン」を参照してください。
ソフトウェア要件

• ISE Design Suite 13.1
• 32 ビット Windows XP
• 32 ビット Linux Red Hat Enterprise 4.0
• 64 ビット/32 ビット Linux Red Hat Enterprise 4.0
• 64 ビット Windows XP
• 32 ビット Windows 7
• 64 ビット SUSE 10
• 64 ビット/32 ビット Linux Red Hat Enterprise 5.0
• 64 ビット Windows 7
• 32 ビット SUSE 10

• ISE Design Suite 13.1 をサポート
• 7 シリーズ MIG の初期リリース - 主要機能
  • Kintex-7 FPGA および Virtex-7 FPGA DDR3 SDRAM (製品前) をサポート
    
    • スピード グレード -1、-2、-3 をサポート
    • 1.8V および 3.3V の I/O バンクをサポート
    • x8 から x72 のコンポーネント
    • x64 UDIMM
    • AXI インターフェイス サポート
      • EDK 内でソケット可能な IP をサポート
    • XST 合成
    • Verilog HDL
    • ModelSim 論理シミュレーションをサポート
    • インプリメンテーション (配置配線まで) をサポート
      • スタティック タイミング解析をサポート
  • Kintex-7 FPGA および Virtex-7 FPGA QDRII+ SRAM (製品前) をサポート
    • スピード グレード -1、-2、-3 をサポート
    • 1.8V および 3.3V の I/O バンクをサポート
    • x36 コンポーネント
    • XST 合成
    • Verilog HDL
    • ModelSim 論理シミュレーションをサポート
    • インプリメンテーション (配置配線まで) をサポート
      • スタティック タイミング解析をサポート

修正された問題既知の問題

DDR3 SDRAM メモリ インターフェイス デザイン
(ザイリンクス アンサー 41981) MIG 7 シリーズ v1.1 DDR3 SDRAM - アドレス/制御ピンは 1 つのバンクに制限すべき 
(ザイリンクス アンサー 40876)MIG 7 シリーズ v1.1 DDR3 SDRAM - データシートの仕様を超えるメモリ周波数を MIG で指定できてしまう
(ザイリンクス アンサー 40426) MIG 7 シリーズ v1.1 - キャリブレーション完了直後にシミュレーションで要求されていない読み出しが見られる
(ザイリンクス アンサー 40451) MIG 7 シリーズ v1.1 - ODT および CKE の tIH 違反がメモリ シミュレーション モデルで発生する
(ザイリンクス アンサー 40452) MIG 7 シリーズ v1.1 - メモリ インターフェイスにはハイ レンジ (HR) バンクおよびハイ パフォーマンス (HP) バンクの両方を含めることができない
(ザイリンクス アンサー 40453)
(ザイリンクス アンサー 41244) MIG 7 シリーズ 1.1 - 特定のデバイスが MIG v.1.1 でサポートされない
(ザイリンクス アンサー 42320) MIG v3.7 Virtex-6 および MIG 7 シリーズ v1.1、DDR3 RDIMM - 誤った列アドレス幅が設定される
(ザイリンクス アンサー 42036)MIG 7 シリーズ v1.1-v1.2 DDR3 - 内部/外部 Vref ガイドライン

一般情報:

• TRCE タイミングは、すべてのコンフィギュレーションおよび高周波数 (DDR3 SDRAM インターフェイスの場合は 800MHz 以上のメモリ クロック) に対して確実ではありません。
• EDK デザインではカスタム パーツの作成機能がサポートされません。

QDRII+ SRAM メモリ インターフェイス デザイン 

(ザイリンクス アンサー 40578) MIG 7 シリーズ v1.1 - Fixed Latency モードは QDRII+ デザインでサポートされていない
(ザイリンクス アンサー 40579) MIG 7 シリーズ v1.1 - QDRII+ デザインをカスタマイズし直すとバンク選択のページで以前の設定が記憶されない
(ザイリンクス アンサー 40580) MIG 7 シリーズ v1.1 - SBG324 および FBG484 パッケージには x36 QDRII+ パーツをフィットさせるのに十分なバンクがない
(ザイリンクス アンサー 40871) MIG 7 シリーズ v1.1 - QDRII+ デザインの最小周波数は 200MHz である
(ザイリンクス アンサー 42726) MIG 7 シリーズ v1.1-v1.2 QDRII+ - Cypress x36 コンポーネントの sim.do でモデル名が間違っている
(ザイリンクス アンサー 42729)MIG 7 シリーズ v1.1-v1.2 QDRII+ - 作成した x36 メモリ パーツに対して不正なデータ幅が示される
(ザイリンクス アンサー 42730)MIG 7 Series v1.1-v1.2 QDRII+ - VEO インスタンシエーション ファイルで CLK_STABLE パラメーターに %CLK_STABLE が渡される

• すべてのコンフィギュレーション、また高周波数での TRCE タイミングは確実ではありません (QDRII+ SRAM インターフェイスの場合は 450MHz 以上のメモリ クロック)。
• EDK デザインではカスタム パーツの作成機能がサポートされません。

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サブアンサー レコード

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