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AR# 40119

XST のデザイン アシスタント - 「HDLCompiler:1156: Formal port <comp_veriloginport> does not exist in entity <low>」というエラーの回避策

説明

「HDLCompiler:1156: Formal port <comp_veriloginport> does not exist in entity <low>」というエラーの回避策については、このアンサーを参照してください。

メモ : このアンサーは、XST のザイリンクス ソリューション センターにある(ザイリンクス アンサー 38927) の抜粋です。XST のザイリンクス ソリューション センター には、XST に関するすべての質問が集められています。デザインを新しく作成する場合、または問題をトラブルシュートする場合は、XST のソリューション センターから正確な情報を入手してください。

ソリューション


コンポーネント/モジュール定義で使用されているフォーマル ポート名と、インスタンシエートに使用された名前が一致していない場合に、このエラー メッセージが表示されます。


フォーマル ポートとは

フォーマル ポートは、モジュール/コンポーネント/エンティティのヘッダーで宣言されていて、モジュール/コンポーネント/エンティティの本文で使用されているポートのことです。例を参照してください。

次のステップ :
モジュール/コンポーネント/エンティティをインスタンシエートするときは正しいフォーマル ポート名を使用します。

例 :

次の RTL を例にとってみます。

library ieee;
use ieee.std_logic_1164.all;
use work.all;
entity top is
port (vhdlinport : in std_logic;
vhdloutport : out std_logic);
end top;
architecture arch_IncrBindMixedAssoc04_top of top is
component low is
port (comp_veriloginport : in std_logic;
comp_verilogoutport : out std_logic);
end component;

begin
U1 : low
port map (vhdlinport, comp_verilogoutport => vhdloutport);
end ;
configuration config_IncrBindMixedAssoc04_top of top is
for arch_IncrBindMixedAssoc04_top
for U1 : low
port map (comp_veriloginport, verilogoutport => comp_verilogoutport);
end for;
end for;
end config_IncrBindMixedAssoc04_top;

`timescale 1ns/1ns
module low (veriloginport, verilogoutport) ;
input veriloginport ;
output verilogoutport ;
assign verilogoutport = veriloginport;
endmodule

この例では、モジュール「low」で宣言されているフォーマル ポートは veriloginport と verilogoutport です。「arch_IncrBindMixedAssoc04_top」というアーキテクチャでインスタンシエートするとき、ポート マップではモジュール「low」にはない「comp_verilogoutport」というポート名が使用されます。「verilogoutport」などの正しいフォーマル ポート名を使用すると、この問題を修正することができるはずです。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
38927 XST に関するザイリンクス ソリューション センター N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40379 XST のデザイン アシスタント - XST でのエラー/警告メッセージについて N/A N/A
AR# 40119
日付 12/15/2012
ステータス アクティブ
種類 一般
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