Virtex-7 または Kintex-7 FPGA をターゲットとして SPI-4.2 v11.1 コアを使用している場合、ISERDES の出力が X となるのを回避するために ISERDES にリセットが必要です。このリセットはコア ロジックが ISERDES の出力を確認する前に必要となり、でなければ ISERDES へのリセット発行後でも X が継続して伝搬されます。
場合によっては (たとえば、[DPA Wait for Training Control] というコア オプションを使用しているなど)、SPI-4.2 v11.1 コアは、ISERDES へのリセットをアサートする前に ISERDES の出力を確認することがあります。これは後に、ISERDES へ戻される入力がこれらの X 値に基づいて計算されるループの原因となるため、ISERDES が継続して X を出力する要因となります。結果、このオプションを使用するテストケースすべてがエラーとなります。