AR# 40181

SPI-4.2 v11.1 - 7 シリーズ コアの論理シミュレーションおよびタイミング シミュレーションで ISERDES からの X 伝搬により DPA を完了できない

説明


Virtex-7 または Kintex-7 FPGA をターゲットとして SPI-4.2 v11.1 コアを使用している場合、ISERDES の出力が X となるのを回避するために ISERDES にリセットが必要です。このリセットはコア ロジックが ISERDES の出力を確認する前に必要となり、でなければ ISERDES へのリセット発行後でも X が継続して伝搬されます。

場合によっては (たとえば、[DPA Wait for Training Control] というコア オプションを使用しているなど)、SPI-4.2 v11.1 コアは、ISERDES へのリセットをアサートする前に ISERDES の出力を確認することがあります。これは後に、ISERDES へ戻される入力がこれらの X 値に基づいて計算されるループの原因となるため、ISERDES が継続して X を出力する要因となります。結果、このオプションを使用するテストケースすべてがエラーとなります。

ソリューション


SPI-4.2 v11.1 のデザイン例のテストベンチに回避策がインプリメントされました。

この問題を一時的に回避するには、Reset_n のアサート中に pl4_startup テストベンチ モジュールが SnkDPAPhaseAlignRequest を短時間アサートするようにしてください。

コアのネットリスト内のリセット ロジックに対する恒久的な回避策が v11.2 SPI-4.2 コアに追加され、この問題は ISE Design Suite 13.2 で修正される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40640 SPI-4.2 v11.1 (AXI) - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 40181
日付 12/15/2012
ステータス アクティブ
種類 一般
IP