UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
  1. Xilinx - Adaptable. Intelligent.
  2. サポート
  3. AR# 40206: 13.1 EDK、AXI_FIFO_MM_S - 「ERROR:PhysDesignRules - Issue with pin connections and/or configuration on block RAMB18E1_RAMB18E1」というエラー メッセージが表示される

AR# 40206

13.1 EDK、AXI_FIFO_MM_S - 「ERROR:PhysDesignRules - Issue with pin connections and/or configuration on block RAMB18E1_RAMB18E1」というエラー メッセージが表示される

説明


7 シリーズのデバイスをターゲットにし EDK 13.1 で AXI_FIFO_MM_S コアを使用すると、次のようなエラー メッセージが表示されます。

"ERROR:PhysDesignRules - Issue with pin connections and/or configuration on block:<COMP_IPIC2AXI_S/COMP_RX_FIFO/COMP_BRAM/RAMB16>:<RAMB18E1_RAMB18E1>. For SDP mode, WRITE_WIDTH_A should be set to the maximum value of 18 to achieve proper block operation"

これをどのように修正すればよいでしょうか。

ソリューション

この問題は EDK 13.2 で修正される予定です。
AR# 40206
日付 05/19/2012
ステータス アクティブ
種類 エラー メッセージ
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
  • Virtex-7 HT
ツール
  • EDK - 13.1
IP
  • AXI Streaming FIFO

このウェブサイトを使用することで、cookie の使用を承諾したことになります。   詳細

このページをブックマークに追加