UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 40417

13.1 タイミング解析 - Spartan-3A のコンポーネント スイッチ制限で BRAM にエラーがある理由

説明


タイミング レポートを確認すると次のようなエラーがあります。



Component Switching Limit Checks: TS_DCM_clk = PERIOD TIMEGRP "DCM_clk" TS_CLK /?2.33333333 HIGH 50%;
--------------------------------------------------------------------------------
Slack: -0.215ns (period - min period limit)
Period: 4.285ns
Min period limit: 4.500ns (222.222MHz) ()
Physical resource: TOP/CLKB
Logical resource: TOP/CLKB
Location pin: RAMB16_X1Y7.CLKB
Clock network: clkb



Spartan-3A のデータシートには、スイッチ制限は 280MHz だと記載されています。 これはバグですか。

ソリューション

これはツールでの既知の問題なので無視してください。この問題は次のメジャー リリースで修正される予定です。
AR# 40417
日付 04/11/2011
ステータス アクティブ
種類 一般
デバイス
  • Spartan-3A
  • Spartan-3A DSP
  • Spartan-3AN
ツール
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • ISE Design Suite - 11.3
  • More
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • ISE Design Suite - 12.3
  • ISE Design Suite - 12.4
  • ISE Design Suite - 13.0
  • ISE Design Suite - 13.1
  • Less
このページをブックマークに追加