説明

ソリューション

• VHDL プロジェクトで、Synplify のスクリプトが Verilog ファイルを開く
  • CR 589321
  • Synplify のスクリプトが VHDL プロジェクトで Verilog のソース ファイルを開いていた問題は修正されました。
• BUFG を MMCM パスへの TXOUTCLK に追加
  • CR 579207
  • TXOUTCLK が MMCM 入力を直接駆動する場合、PCI Express Integrated Block と同じ領域にある MMCM の要件を回避するため、MMCM パスへの TXOUTCLK に BUFG が追加されました。
• コアの TxOutClk 制約を UCF に追加
  • CR 589216
  • sys_clk 制約がツールで正しく伝搬されていなかったため、TxOutClk BUFG 出力に制約が追加されました。
• Virtex-6 GTX トランシーバーの Delay Aligner のエラッタ回避策
  • CR 585954
  • Virtex-6 GTX トランシーバー Delay Aligner のエラッタにある問題を回避するため、GTX トランシーバーの設定がアップデートされました。
• GTX ラッパーのアップデート
  • CR 585171
  • GTX Transceiver for PCI Express の最新推奨事項に従って GTX ラッパーがアップデートされました。
• デフォルトのリファレンス クロック周波数のアップデート
  • CR 585171
  • リンク スピードが 5.0 Gb/s のデザインのデフォルト リファレンス クロック周波数が 250MHz から 100MHz に変更されました。
• GTX ラッパーの PMA_RX_CFG 属性のアップデート
  • CR 566981
  • クロック供給に同期または非同期のいずれかが設定されているかによって (スロット クロックの選択)、GTX ラッパーの PMA_RX_CFG 属性が設定されるようにアップデートされました。
• 8 レーン Gen2 コンフィギュレーションのトランザクション バッファー パイプラインのデフォルト設定
  • CR 572926
  • 8 レーン Gen2 コンフィギュレーションのトランザクション バッファー パイプラインのデフォルト設定が「Buffer Write and Read」にアップデートされました。
• GUI のレガシー割り込みオプションに基づいてINTERRUPT_PIN 属性をアップデート
  • CR 581046
  • レガシー割り込みオプションがオフの場合に INTERRUPT_PIN 属性がアップデートされなかった問題は修正されました。

アンサー レコード リファレンス

マスター アンサー レコード