UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 40469

7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題

説明

これは ISE Design Suite 13.1 でリリースされた 7 series Integrated Block for PCI Express のリリース ノートで、既知の問題を含む次の情報が記載されています。

  • 一般情報
  • 新機能
  • サポートされるデバイス
  • 修正点
  • 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。

このコアのその他の資料は、次のサイトを参照してください。
http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express.htm

ソリューション

一般情報

  • ISE 14.7 デザイン ツールには v1.11 のコアが含まれています。
  • 7 Series Integrated Block for PCI Express v2.2 のリリース ノートは (ザイリンクス アンサー 54643) を参照してください。
  • 7 シリーズ FPGA GTX/GTH トランシーバーの既知の問題およびアンサーのリストは、(ザイリンクス アンサー 37179) を参照してください。

新機能

  • ISE 14.7 デザイン ツールのサポート

サポートされるデバイス

  • Virtex-7、Kintex-7、Artix-7、Zynq-7000
  • 7 Series Integrated Block では、ISE ツール フローで SSIT デバイスをターゲットとすることはできません。SSIT デバイス (1500T および 2000T) をターゲットにする場合は、Vivado 開発環境を使用する必要があります。
  • 各ファミリ内の特定のデバイスのサポートは、製品ガイドを参照してください。

注記 : 以前のバージョンの新機能およびサポート デバイスは、生成されたコアの readme.txt またはバージョン情報ファイルを参照してください。

既知の問題

次の表には、コアの各バージョンに対して、それが最初に含まれた ISE デザイン ツールのバージョンが示されてます。

コアの
バージョン
Vivado の
バージョン
ISE の
バージョン
1.11 なし 14.7
1.10 なし 14.6
1.9 なし 14.5
1.8.1 2012.4.1 14.4.1
1.8 2012.4 14.4
1.7 2012.3 14.3
1.6 2012.2 14.2
1.5
2012.1
14.1
1.4
2012.1
14.1
1.3
なし
13.4
1.2
なし
13.3
1.1
なし
13.1


注記 : 7 シリーズ FPGA のエラッタ http://japan.xilinx.com/support/documentation/7_series_errata.htm を参照してください。

次の表に、7 Series Integrated Block for PCI Express の既知の問題を示します。

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー
タイトル
問題の発生したバージョン
修正バージョン
(ザイリンクス アンサー 57764) VHDL 版のコアでレーン 1 から 7 の TX デエンファシスが間違って設定される 1.10 未修正
(ザイリンクス アンサー 55529) CDC (Clock Domain Crossing) の問題 1.9 1.10
(ザイリンクス アンサー 55909) Artix-7 デバイスのデザインを ISE でインプリメントするとタイミングが満たされない場合がある 1.9 Vivado では v2.0 を使用
(ザイリンクス アンサー 55899) 基準クロック周波数を 125MHz にすると、コアのリンク トレーニングが行われない 1.9 v2.1
(ザイリンクス アンサー 55537) Zynq プロダクション デバイス用のコアの生成方法 1.9 v2.1
(ザイリンクス アンサー 55508) 提供されている NCSIM のシミュレーション スクリプトがサンプル デザインで適切に機能しない 1.9 1.10
(ザイリンクス アンサー 55311) 128 ビット インターフェイス幅用に生成されたコアの VHDL サンプル デザインをシミュレーションすると、ダウンストリームのメモリ書き込みトランザクションでエラーが発生する 1.9 v2.1
(ザイリンクス アンサー 54232) (ISE 14.4/Vivado 2012.4) - Artix-7 のプロダクション シリコンに対するコア生成方法 1.8 1.8.1
(ザイリンクス アンサー 53740) (ISE 14.4 /Vivado 2012.4) - 低温では TXOUTCLK にクロック出力がない 1.8 1.9
(ザイリンクス アンサー 53250) (Vivado 2012.4) - userclk1 でのセットアップ タイミング違反 1.8 未修正
(ザイリンクス アンサー 53251) (ISE 14.4) - ../pcie_block_i (CPU) と [../bram36_dp_bl.bram36_tdp_bl (RAM)]/ ] / [../sdp_bl.ramb36_dp_bl.ram36_bl (RAM)] の間のパスのセットアップ タイミング違反 1.8 2.2
(ザイリンクス アンサー 53550)
128 ビット ユーザー インターフェイスおよび 64 ビット BAR のシミュレーションが機能しない (Root Port シミュレーション モデル (DSPORT) から不正なパケットが送信される)
1.7 2.1
(ザイリンクス アンサー 53056) (ISE 14.3) 「ERROR:Xst:2927 - Source file ../source/PCIe_portion_pipe_clock_tandem.vhd" does not exist」というエラー メッセージが表示される 1.7 未修正
(ザイリンクス アンサー 52968) (Vivado 2012.3) Cadence IES で「ncelab: *W,CSINFI: implicit wire has no fanin ({*Name Protected*})」というシミュレーション警告が表示される 1.7 1.8
(ザイリンクス アンサー 52447) (Vivado 2012.3) x8Gen2 コアを生成すると、XDC ファイルで userclk2 が誤って制約される 1.7 1.8
(ザイリンクス アンサー 50683) (ISE 14.3/Vivado 2012.3) ベクターごとの MSI マスキング機能のサポート 1.7 未修正
(ザイリンクス アンサー 51448) 7 シリーズ FPGA GTP トランシーバー - RX 終端使用モード 1.6 未修正
(ザイリンクス アンサー 51135) Z77(Ivy Bridge) プラットフォームでコアがリンク アップしない 1.6 1.9/2.0
(ザイリンクス アンサー 51381) サンプル デザインの UCF で Gen1 モードの TIG 制約が 125MHz クロックに設定されている 1.4 1.7
(ザイリンクス アンサー 51285) (Vivado 2012.2) - XCV72000T デバイスでリンクがトレーニングされない 1.6 1.7
(ザイリンクス アンサー 50692) (ISE 14.1/Vivado 2012.1) - リカバリになるプロセスで、一部の DLLP/TLP がコアによって削除される場合がある 1.4 未修正
(ザイリンクス アンサー 50944) (ISE 14.2/Vivado 2012.2) - Tandem PCIe および Tandem PROM のサポート 1.6 1.7
(ザイリンクス アンサー 50835) (ISE 14.2/Vivado 2012.2) - Root Port コンフィギュレーションの VHDL シミュレーション サポート 1.6 未修正
(ザイリンクス アンサー 50186)
(Vivado 2012.1) - Artix デバイスで x8 のリンク幅がサポートされない
1.5
1.6
(ザイリンクス アンサー 47969)
(ISE 14.1) - XC7V1500T および XC7V2000T デバイス用のコアの生成
1.4
1.6
(ザイリンクス アンサー 47907)
(Vivado 2012.1) - VHDL ルート ポート コンフィギュレーション サポート
1.4
1.6
(ザイリンクス アンサー 47626)
(ISE 14.1/Vivado 2012.1) - エンドポイントでの VHDL シミュレーション サポート
1.4
2.2
(ザイリンクス アンサー 47627)
(ISE 14.1) - x8Gen2 以外のコンフィギュレーション、かつ 128 ビット幅のインターフェイスで完了パケットが適切に生成されない
1.4
1.5
(ザイリンクス アンサー 47628)
(ISE 14.1 / Vivado 2012.1) - 特定の IP コンフィギュレーションでタイミング違反が発生する
1.4
未修正
(ザイリンクス アンサー 47629)
(Vivado 2012.1) - x1Gen1 (64 ビット) および x1Gen2 (64 ビット) 以外のコア コンフィギュレーションはサポートされない
1.4
1.5
(ザイリンクス アンサー 47630)
(Vivado 2012.1) - エンドポイント コンフィギュレーションでの VHDL サポート
1.4
1.5
(ザイリンクス アンサー 47632)
(Vivado 2012.1) - ルート ポート コンフィギュレーションのサポート
1.4
1.5
(ザイリンクス アンサー 47316)
OOB クロック モードを有効にする
1.3
1.6
(ザイリンクス アンサー 44732)
VHDL を使用していると ISIM サンプル スクリプトをコンパイルできない
1.2
1.6
(ザイリンクス アンサー 44682)
VHDL フローで MGT ラッパー ファイルの VHDL ファイルが生成されない
1.2
未修正
(ザイリンクス アンサー 44681) Synplify のサポート
1.1
v1.6 での Verilog サポート
(ザイリンクス アンサー 44643)
cfg_pm_halt_l1 および cfg_pm_force_state[1:0] 信号で APSM L1 がサポートされるように見える
1.2
1.3
(ザイリンクス アンサー 44625)
VHDL シミュレーションで「Failure: Rx Simulation Timeout」というエラー メッセージが表示される
1.2
1.3
(ザイリンクス アンサー 44353)
Kintex-7 Integrated Block Wrapper を KC705 ボードで使用する方法
1.1
1.2
(ザイリンクス アンサー 44351)
ISE Design Suite 13.2 を使用すると左側のブロックの動作が予測不可能になる場合がある
1.1
1.2
(ザイリンクス アンサー 42873)
サポートされていないデバイスが選択できる
1.1
1.2
(ザイリンクス アンサー 42830)
sys_reset_n にピン ロケーション制約がない
1.1
1.2
(ザイリンクス アンサー 43107)
UCF にブロック RAM の LOC 制約がない
1.1
1.2
(ザイリンクス アンサー 45541)
-2L をターゲットにすると、ピン間スキューのタイミング制約でエラーが発生する
1.1
1.3
(ザイリンクス アンサー 43949)
MGT の属性が不正なためにリンク トレーニングがエラーになる
1.1
1.1 Rev2
(ザイリンクス アンサー 40595)
128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない
1.1
1.1 Rev1
(ザイリンクス アンサー 41053)
シミュレーションのリンク アップに時間がかかりすぎる
1.1
1.1 Rev1
(ザイリンクス アンサー 41271)
[RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか
1.1
1.1 Rev1
(ザイリンクス アンサー 45734)
カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある
1.1
1.1 Rev1
(ザイリンクス アンサー 42838)
GTXE2_COMMON のポート変更によりバージョン 1.1 のコアを ISE Design Suite 13.2 でインプリメントできない
1.1
1.1 Rev1



改訂履歴

2014/02/03 - マイナー アップデート
2013/10/23 - ISE 14.7 リリース用にアップデート
2013/10/08 - (ザイリンクス アンサー 57764) を追加
2013/06/19 - ISE 14.6 リリース用にアップデート
2013/06/13 - (ザイリンクス アンサー 55529) を追加
2013/05/24 - (ザイリンクス アンサー 55909) を追加
2013/05/18 - (ザイリンクス アンサー 55899) を追加
2013/05/02 - (ザイリンクス アンサー 55537) を追加
2013/04/12 - (ザイリンクス アンサー 55508) を追加
2013/04/03 - ISE 14.5 リリース用にアップデート
2013/02/14 - (ザイリンクス アンサー 54232) を追加
2013/01/21 - (ザイリンクス アンサー 53740) を追加
2012/12/18 - ISE 14.4/Vivado 2012.4 リリース用にアップデート
2012/11/26 - (ザイリンクス アンサー 53056) を追加
2012/11/20 - (ザイリンクス アンサー 52968) を追加
2012/10/03 - ISE 14.3/Vivado 2012.3 リリース用にアップデート
2012/09/25/ - (ザイリンクス アンサー 51448) を追加
2012/09/17 - (ザイリンクス アンサー 51135) を追加
2012/09/06 - (ザイリンクス アンサー 51381) を追加
2012/08/15 - (ザイリンクス アンサー 51285) を追加
2012/07/25 - v1.6 用にアップデート
2012/05/31 - (ザイリンクス アンサー 50186) を追加
2012/05/18 - (ザイリンクス アンサー 47969) を追加
2012/05/08 - ISE 14.1 および Vivado 2012.1 、v1.4 用にアップデート
2012/05/01 - (ザイリンクス アンサー 47316) を追加
2012/03/06 - (ザイリンクス アンサー 44681) のタイトルをアップデート
2012/01/18 - ISE 13.4 Design Suite および v1.3 用にアップデート
2011/10/21 - ISE 13.3 Design Suite および v1.2 用にアップデート
2011/10/06 - (ザイリンクス アンサー 44353) および (ザイリンクス アンサー 44351) を追加
2011/09/26 - (ザイリンクス アンサー 43347) および (ザイリンクス アンサー 43423) を追加
2011/09/07 - (ザイリンクス アンサー 43949) を追加
2011/08/12 - 既知の問題を表にまとめる
2011/07/14 - (ザイリンクス アンサー 43107) を追加
2011/07/06 - ISE 13.2 Design Suite および v1.1 Rev 1 用にアップデート
2011/03/29 - (ザイリンクス アンサー 41509) を追加
2011/03/28 - (ザイリンクス アンサー 41271) を追加
2011/03/03 - (ザイリンクス アンサー 41053) を追加
2011/03/01 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47316 7 シリーズ Integrated Block for PCI Express v1.3 - OOB クロック モードを有効にする N/A N/A
45734 7 シリーズ Integrated Block for PCI Express - カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある N/A N/A
45541 7 シリーズ Integrated Block for PCI Express - -2L スピード グレードをターゲットにしていると、ピン間スキューのタイミング制約がエラーになる N/A N/A
44682 7 シリーズ Integrated Block for PCI Express - VHDL フローで MGT ラッパー ファイルが生成されない N/A N/A
44681 7 Series Integrated Block for PCI Express - Synplify での合成のサポート? N/A N/A
44643 7 シリーズ Integrated Block for PCI Express - cfg_pm_halt_l1 および cfg_pm_force_state[1:0] 信号で ASPM L1 がサポートされているかのように見える N/A N/A
44625 7 シリーズ Integrated Block for PCI Express - VHDL シミュレーションで「Failure: Rx Simulation Timeout」というエラー メッセージが表示される N/A N/A
44353 7 シリーズ Integrated Block for PCI Express - Kintex-7 Integrated Block Wrapper を KC705 ボードで使用する方法 N/A N/A
43107 7 Series Integrated Block Wrapper for PCI Express - UCF でブロック RAM の LOC 制約が見つからない N/A N/A
42838 7 シリーズ Integrated Block for PCI Express - GTXE2_COMMON のポート変更によりバージョン 1.1 コアが ISE Design Suite 13.2 でインプリメントできない N/A N/A
42164 7 シリーズ Integrated Block Wrapper v1.1 for PCI Express - ターゲット デバイスが Virtex-7 -1 スピード グレードのとき、x8 gen2 コアでコンポーネントのスイッチング制限エラーが発生する N/A N/A
41271 7 シリーズ Integrated Block for PCI Express - [RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか N/A N/A
41053 7 Series Integrated Block for PCI Express - シミュレーションのリンク アップに時間がかかりすぎる N/A N/A
40595 7 Series Integrated Block for PCI Express - 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない N/A N/A
42873 7 シリーズ Integrated Block for PCI Express - サポートのない選択可能なデバイス N/A N/A
47907 7 Series Integrated Block for PCI Express v1.5 (Vivado 2012.1) - VHDL ルート ポート コンフィギュレーションのサポート N/A N/A
47862 7 Series Integrated Block for PCI Express v1.5 (ISE 14.1/Vivado 2012.1) - ダウンロード、インストール、使用方法について N/A N/A
47632 7 Series Integrated Block for PCI Express v1.4 (Vivado 2012.1) - Root Port コンフィギュレーションのサポート N/A N/A
47630 7 Series Integrated Block for PCI Express v1.4 (Vivado 2012.1) -エンドポイント コンフィギュレーションでの VHDL サポート N/A N/A
47629 7 Series Integrated Block for PCI Express v1.4 (Vivado 2012.1) - x1Gen1 (64 ビット) および x1Gen2 (64 ビット) 以外のコア コンフィギュレーションがサポートされていない N/A N/A
47628 7 Series Integrated Block for PCI Express v1.4 (ISE 14.1 / Vivado 2012.1) - IP コンフィギュレーションによってはタイミング違反が発生する N/A N/A
47627 7 Series Integrated Block for PCI Express v1.4 (ISE 14.1) - x8Gen2 以外のコンフィギュレーションで、128 ビットのインターフェイス幅に対し完了パケットが間違って生成される N/A N/A
47626 7 シリーズ Integrated Block for PCI Express v1.5 (ISE 14.1/Vivado 2012.1) - エンドポイント コンフィギュレーションの VHDL シミュレーション サポート N/A N/A
47969 7 Series Integrated Block for PCI Express v1.4 (ISE 14.1) - XC7V1500T および XC7V2000T デバイス用のコアの生成 N/A N/A
51285 7 Series Integrated Block Wrapper for PCI Express v1.6 (Vivado 2012.2) - Does not link train with XCV72000T devices N/A N/A
51381 7 Series Integrated Block for PCI Express v1.4 - サンプル デザインの UCF で Gen1 モードですら TIG 制約が 125MHz クロックに設定されている N/A N/A
52447 7 Series Integrated Block for PCI Express v1.7 - x8Gen2 コアを生成すると XDC ファイルで userclk2 が誤って制約される N/A N/A
52968 7 Series Integrated Block for PCI Express v1.7 (Vivado 2012.3) - Cadence 社の IES でシミュレーションを実行すると「ncelab: *W, CSINFI: implicit wire has no fanin ({*Name Protected*})」という警告メッセージが表示される N/A N/A
53250 7 Series Integrated Block for PCI Express - v1.8 (Vivado 2012.4) - userclk1 のセットアップ タイミング違反 N/A N/A
53251 7 Series Integrated Block for PCI Express - v1.8 (ISE 14.4) - ../pcie_block_i (CPU) と [../bram36_dp_bl.bram36_tdp_bl (RAM)]/ ] / [../sdp_bl.ramb36_dp_bl.ram36_bl (RAM)] の間のパスのセットアップ タイミング違反 N/A N/A
53550 7 Series Integrated Block Wrapper for PCI Express v1.7 - 128 ビット ユーザー インターフェイスおよび 64 ビット BAR のシミュレーションが機能しない (Root Port シミュレーション モデル (DSPORT) から不正なパケットが送信される) N/A N/A
53740 7 シリーズ Xilinx PCI Express コアのデザイン アドバイザリ - 低温では TXOUTCLK にクロック出力がない N/A N/A
54232 7 Series Integrated Block Wrapper for PCI Express v1.8 (ISE 14.4/2012.4) - Artix-7 のプロダクション シリコンに対するコア生成方法 N/A N/A
55508 7 Series Integrated Block for PCI Express v1.9 - 提供されている NCSIM のシミュレーション スクリプトをサンプル デザインで実行してもうまくいかない N/A N/A
55899 7 Series Integrated Block for PCI Express v1.9 - 基準クロック周波数を 125MHz にするとコアがリンク トレーニングされない N/A N/A
55909 7 Series Integrated Block for PCI Express v1.9 - Artix-7 デバイスのデザインを ISE でインプリメントするとそのタイミングが満たされない場合がある N/A N/A

関連アンサー レコード

AR# 40469
日付 10/16/2014
ステータス アクティブ
種類 リリース ノート
IP
  • 7 Series Integrated Block for PCI Express (PCIe)
このページをブックマークに追加