これは ISE Design Suite 13.1 でリリースされた 7 Series Integrated Block for PCI Express のリリース ノートで、既知の問題を含む次の情報が記載されています。
インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
このコアのその他の資料は、次のサイトを参照してください。
https://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express.htm
一般情報
新機能
サポートされるデバイス
注記: 以前のバージョンの新機能およびサポート デバイスは、生成されたコアの readme.txt またはバージョン情報ファイルを参照してください。
デザイン アドバイザリ
(Xilinx Answer 53740) - 「7 シリーズ Xilinx PCI Express コアのデザイン アドバイザリ - 低温では TXOUTCLK にクロック出力がない」
既知の問題
次の表には、コアの各バージョンに対して、それが最初に含まれた ISE デザイン ツールのバージョンが示されています。
バージョン | Vivado の バージョン | バージョン |
| 1.11 | なし | 14.7 |
| 1.10 | なし | 14.6 |
| 1.9 | なし | 14.5 |
| 1.8.1 | 2012.4.1 | 14.4.1 |
| 1.8 | 2012.4 | 14.4 |
| 1.7 | 2012.3 | 14.3 |
| 1.6 | 2012.2 | 14.2 |
| 2012.1 | ||
| 2012.1 | ||
| なし | ||
| なし | ||
| なし |
注記: 7 シリーズ FPGA のエラッタは、https://japan.xilinx.com/support/documentation/7_series_errata.htm を参照してください。
次の表に、7 Series Integrated Block for PCI Express の既知の問題を示します。
注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| (Xilinx Answer 57764) | VHDL 版のコアでレーン 1 から 7 の TX デエンファシスが間違って設定される | 1.10 | 未修正 |
| (Xilinx Answer 55529) | CDC (Clock Domain Crossing) の問題 | 1.9 | 1.10 |
| (Xilinx Answer 55909) | Artix-7 デバイスのデザインを ISE でインプリメントするとそのタイミングが満たされない場合がある | 1.9 | Vivado では v2.0 を使用 |
| (Xilinx Answer 55899) | 基準クロック周波数を 125 MHz にするとコアがリンク トレーニングされない | 1.9 | v2.1 |
| (Xilinx Answer 55537) | Zynq プロダクション デバイス用のコアの生成方法 | 1.9 | v2.1 |
| (Xilinx Answer 55508) | 提供されている NCSIM のシミュレーション スクリプトをサンプル デザインで実行してもうまくいかない | 1.9 | 1.10 |
| (Xilinx Answer 55311) | 128 ビット インターフェイス幅用に生成されたコアの VHDL サンプル デザインをシミュレーションすると、ダウンストリームのメモリ書き込みトランザクションでエラーが発生する | 1.9 | v2.1 |
| (Xilinx Answer 54232) | (ISE 14.4/Vivado 2012.4) - Artix-7 のプロダクション シリコンに対するコア生成方法 | 1.8 | 1.8.1 |
| (Xilinx Answer 53740) | (ISE 14.4/Vivado 2012.4) - 低温では TXOUTCLK にクロック出力がない | 1.8 | 1.9 |
| (Xilinx Answer 53250) | (Vivado 2012.4) - userclk1 のセットアップ タイミング違反 | 1.8 | 未修正 |
| (Xilinx Answer 53251) | (ISE 14.4) - ../pcie_block_i (CPU) と [../bram36_dp_bl.bram36_tdp_bl (RAM)]/ ] / [../sdp_bl.ramb36_dp_bl.ram36_bl (RAM)] の間のパスのセットアップ タイミング違反 | 1.8 | 2.2 |
| (Xilinx Answer 53550) | 128 ビット ユーザー インターフェイスおよび 64 ビット BAR のシミュレーションが機能しない (Root Port シミュレーション モデル (DSPORT) から不正なパケットが送信される) | 1.7 | 2.1 |
| (Xilinx Answer 53056) | (ISE 14.3) - 「ERROR:Xst:2927 - Source file ../source/PCIe_portion_pipe_clock_tandem.vhd does not exist」というエラー メッセージが表示される | 1.7 | 未修正 |
| (Xilinx Answer 52968) | (Vivado 2012.3) - Cadence 社の IES でシミュレーションを実行すると「ncelab: *W, CSINFI: implicit wire has no fanin ({*Name Protected*})」という警告メッセージが表示される | 1.7 | 1.8 |
| (Xilinx Answer 52447) | (Vivado 2012.3) - x8Gen2 コアを生成すると XDC ファイルで userclk2 が誤って制約される | 1.7 | 1.8 |
| (Xilinx Answer 50683) | (ISE 14.3/Vivado 2012.3) - MSI のベクターごとのマスク処理のサポート | 1.7 | 未修正 |
| (Xilinx Answer 51448) | 7 シリーズ FPGA GTP トランシーバー - RX 終端使用モード | 1.6 | 未修正 |
| (Xilinx Answer 51135) | Z77(Ivy Bridge) プラットフォームでコアがリンク アップしない | 1.6 | 1.9/2.0 |
| (Xilinx Answer 51381) | サンプル デザインの UCF で Gen1 モードですら TIG 制約が 125 MHz クロックに設定されている | 1.4 | 1.7 |
| (Xilinx Answer 51285) | (Vivado 2012.2) - XCV72000T デバイスでリンク トレーニングされない | 1.6 | 1.7 |
| (Xilinx Answer 50692) | (ISE 14.1/Vivado 2012.1) - リカバリ状態に入るプロセスでコアにより一部の TLP/DLLP が切り捨てられることがある | 1.4 | 未修正 |
| (Xilinx Answer 50835) | (ISE 14.2/Vivado 2012.2) - Root Port コンフィギュレーションの VHDL シミュレーション サポート | 1.6 | 未修正 |
| (Vivado 2012.1) - Artix デバイスで x8 のリンク幅がサポートされない | 1.6 | ||
| (ISE 14.1) - XC7V1500T および XC7V2000T デバイスのコア生成 | |||
| (Vivado 2012.1) - VHDL ルート ポート コンフィギュレーションのサポート | 1.6 | ||
| (ISE 14.1/Vivado 2012.1) - エンドポイント コンフィギュレーションの VHDL シミュレーション サポート | |||
| (ISE 14.1) - x8Gen2 以外のコンフィギュレーションで、128 ビットのインターフェイス幅に対し完了パケットが間違って生成される | |||
| (ISE 14.1/Vivado 2012.1) - IP コンフィギュレーションによってはタイミング違反が発生する | |||
| (Vivado 2012.1) - x1Gen1 (64 ビット) および x1Gen2 (64 ビット) 以外のコア コンフィギュレーションがサポートされていない | |||
| (Vivado 2012.1) - エンドポイント コンフィギュレーションでの VHDL サポート | |||
| (Vivado 2012.1) - Root Port コンフィギュレーションのサポート | |||
| OOB クロック モードを有効にする | |||
| VHDL を使用していると ISIM サンプル スクリプトをコンパイルできない | |||
| VHDL フローで MGT ラッパー ファイルが生成されない | 未修正 | ||
| (Xilinx Answer 44681) | Synplify での合成のサポート? | v1.6 での Verilog サポート | |
| cfg_pm_halt_l1 および cfg_pm_force_state[1:0] 信号で ASPM L1 がサポートされているかのように見える | |||
| VHDL シミュレーションで「Failure: Rx Simulation Timeout」というエラー メッセージが表示される | |||
| ISE Design Suite 13.2 を使用しているとブロックの左側で予測不可能な動作が見られる場合がある | |||
| サポートのない選択可能なデバイス | |||
| sys_reset_n にピン ロケーション制約がない | |||
| UCF でブロック RAM の LOC 制約が見つからない | |||
| -2L スピード グレードをターゲットにしていると、ピン間スキューのタイミング制約がエラーになる | |||
| 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない | |||
| シミュレーションのリンク アップに時間がかかりすぎる | |||
| [RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか | |||
| カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある | |||
| GTXE2_COMMON のポート変更によりバージョン 1.1 コアが ISE Design Suite 13.2 でインプリメントできない |
その他の情報
| (Xilinx Answer 47341) | 7 Series Integrated Block Wrapper for PCI Express v1.3 - 128 ビット インターフェイスの GEN2 x8 コアで m_axis_rx_tlast がアサートされない |
| (Xilinx Answer 51402) | 7 Series Integrated Block for PCI Express v1.6 - Artix-7 FPGA の RX_CM_TRIM の設定が正しくない |
| (Xilinx Answer 52400) | 7 Series Integrated Block for PCI Express v1.9/2.0 - 非同期クロックのサポート |
| (Xilinx Answer 52487) | 7 Series Integrated Block Wrapper for PCI Express v1.7 (ISE 14.3/Vivado 2012.3) - AC701 ボードのサンプル デザインのリセットおよびクロック バッファーの位置 |
| (Xilinx Answer 55357) | 7 Series Integrated Block for PCI Express v1.8 - ルート ポートにメッセージおよびレガシ割り込みを送信する方法 |
改訂履歴
| 2014/02/03 | 若干のアップデート |
| 2013/10/23 | ISE 14.7 リリース用にアップデート |
| 2013/10/08 | (Xilinx Answer 57764) を追加 |
| 2013/06/19 | ISE 14.6 リリース用にアップデート |
| 2013/06/13 | (Xilinx Answer 55529) を追加 |
| 2013/05/24 | (Xilinx Answer 55909) を追加 |
| 2013/05/18 | (Xilinx Answer 55899) を追加 |
| 2013/05/02 | (Xilinx Answer 55537) を追加 |
| 2013/04/12 | (Xilinx Answer 55508) を追加 |
| 2013/04/03 | ISE 14.5 リリース用にアップデート |
| 2013/02/14 | (Xilinx Answer 54232) を追加 |
| 2013/01/21 | (Xilinx Answer 53740) を追加 |
| 2012/12/18 | ISE 14.4/Vivado 2012.4 リリース用にアップデート |
| 2012/11/26 | (Xilinx Answer 53056) を追加 |
| 2012/11/20 | (Xilinx Answer 52968) を追加 |
| 2012/10/03 | ISE 14.3/Vivado 2012.3 リリース用にアップデート |
| 2012/09/25 | (Xilinx Answer 51448) を追加 |
| 2012/09/17 | (Xilinx Answer 51135) を追加 |
| 2012/09/06 | (Xilinx Answer 51381) を追加 |
| 2012/08/15 | (Xilinx Answer 51285) を追加 |
| 2012/07/25 | v1.6 用にアップデート |
| 2012/05/31 - (Xilinx Answer 50186) を追加 | |
| 2012/05/18 | (Xilinx Answer 47969) を追加 |
| 2012/05/08 | ISE 14.1/Vivado 2012.1 デザイン ツールおよび v1.4 用にアップデート |
| 2012/05/01 | (Xilinx Answer 47316) を追加 |
| 2012/03/06 | (Xilinx Answer 44681) のタイトルをアップデート |
| 2012/01/18 | ISE 13.4 Design Suite および v1.3 用にアップデート |
| 2011/10/21 | ISE 13.3 Design Suite および v1.2 用にアップデート |
| 2011/10/06 | (Xilinx Answer 44353) および (Xilinx Answer 44351) を追加 |
| 2011/09/26 | (Xilinx Answer 43347) および (Xilinx Answer 43423) を追加 |
| 2011/09/07 | (Xilinx Answer 43949) を追加 |
| 2011/08/12 | 既知の問題を表形式で表示 |
| 2011/07/14 | (Xilinx Answer 43107) を追加 |
| 2011/07/06 | ISE 13.2 Design Suite および v1.1 Rev 1 用にアップデート |
| 2011/03/29 | (Xilinx Answer 41509) を追加 |
| 2011/03/28 | (Xilinx Answer 41271) を追加 |
| 2011/03/03 | (Xilinx Answer 41053) を追加 |
| 2011/03/01 | 初版 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 51901 | Virtex-7 FPGA VC709 コネクティビティ キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 45382 | Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 45934 | Kintex-7 FPGA KC705 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 51900 | Artix-7 FPGA AC701 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 51233 | Virtex-7 FPGA VC707 Evaluation Kit - Board Debug Checklist | N/A | N/A |
| 50079 | Kintex-7 FPGA KC705 評価キット - ボード デバッグ チェックリスト | N/A | N/A |
| 54139 | Artix-7 FPGA AC701 評価キット - ボード デバッグ チェックリスト | N/A | N/A |
| 54355 | Virtex-7 FPGA VC709 コネクティビティ キット - ボード デバッグ チェックリスト | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 40595 | 7 Series Integrated Block for PCI Express - 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない | N/A | N/A |
| 41271 | 7 シリーズ Integrated Block for PCI Express - [RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか | N/A | N/A |
| 43347 | Kintex-7 FPGA 初期エンジニアリング サンプル (ES) - 既知の問題のマスター アンサー | N/A | N/A |
| AR# 40469 | |
|---|---|
| 日付 | 10/08/2019 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP | |