2. サポート
  3. AR# 4046: Foundation Schematic Editor: Does Schematic Editor have multiple Undo capability?
  4. AR# 40469: 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題

AR# 40469

7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題

説明

これは ISE Design Suite 13.1 でリリースされた 7 Series Integrated Block for PCI Express のリリース ノートで、既知の問題を含む次の情報が記載されています。

  • 一般情報
  • 新機能
  • サポートされるデバイス
  • 修正された問題
  • 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。

このコアのその他の資料は、次のサイトを参照してください。

https://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express.htm

ソリューション

一般情報

  • ISE 14.7 デザイン ツールには v1.11 のコアが含まれています。
  • 7 Series Integrated Block for PCI Express v2.2 コアのリリース ノートについては、(Xilinx Answer 54643) を参照してください。
  • 7 シリーズ FPGA GTX/GTH トランシーバーの既知の問題およびアンサーのリストは、(Xilinx Answer 37179) を参照してください。

新機能

  • ISE 14.7 デザイン ツールのサポート

サポートされるデバイス

  • Virtex-7、Kintex-7、Artix-7、Zynq-7000
  • 7 Series Integrated Block では、ISE ツール フローで SSIT デバイスをターゲットとすることはできません。SSIT デバイス (1500T および 2000T) をターゲットにする場合は、Vivado 開発環境を使用する必要があります。
  • 各ファミリ内の特定のデバイスのサポートは、製品ガイドを参照してください。

注記: 以前のバージョンの新機能およびサポート デバイスは、生成されたコアの readme.txt またはバージョン情報ファイルを参照してください。

デザイン アドバイザリ

(Xilinx Answer 53740) - 「7 シリーズ Xilinx PCI Express コアのデザイン アドバイザリ - 低温では TXOUTCLK にクロック出力がない」

既知の問題

次の表には、コアの各バージョンに対して、それが最初に含まれた ISE デザイン ツールのバージョンが示されています。

コアの
バージョン
Vivado の
バージョン
ISE の
バージョン
1.11なし14.7
1.10なし14.6
1.9なし14.5
1.8.12012.4.114.4.1
1.82012.414.4
1.72012.314.3
1.62012.214.2
1.5
2012.1
14.1
1.4
2012.1
14.1
1.3
なし
13.4
1.2
なし
13.3
1.1
なし
13.1


注記: 7 シリーズ FPGA のエラッタは、https://japan.xilinx.com/support/documentation/7_series_errata.htm を参照してください。

次の表に、7 Series Integrated Block for PCI Express の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー
タイトル
問題の発生したバージョン
修正バージョン
(Xilinx Answer 57764)VHDL 版のコアでレーン 1 から 7 の TX デエンファシスが間違って設定される1.10未修正
(Xilinx Answer 55529)CDC (Clock Domain Crossing) の問題1.91.10
(Xilinx Answer 55909)Artix-7 デバイスのデザインを ISE でインプリメントするとそのタイミングが満たされない場合がある1.9Vivado では v2.0 を使用
(Xilinx Answer 55899)基準クロック周波数を 125 MHz にするとコアがリンク トレーニングされない1.9v2.1
(Xilinx Answer 55537)Zynq プロダクション デバイス用のコアの生成方法1.9v2.1
(Xilinx Answer 55508)提供されている NCSIM のシミュレーション スクリプトをサンプル デザインで実行してもうまくいかない1.91.10
(Xilinx Answer 55311)128 ビット インターフェイス幅用に生成されたコアの VHDL サンプル デザインをシミュレーションすると、ダウンストリームのメモリ書き込みトランザクションでエラーが発生する1.9v2.1
(Xilinx Answer 54232)(ISE 14.4/Vivado 2012.4) - Artix-7 のプロダクション シリコンに対するコア生成方法1.81.8.1
(Xilinx Answer 53740)(ISE 14.4/Vivado 2012.4) - 低温では TXOUTCLK にクロック出力がない1.81.9
(Xilinx Answer 53250)(Vivado 2012.4) - userclk1 のセットアップ タイミング違反1.8未修正
(Xilinx Answer 53251)(ISE 14.4) - ../pcie_block_i (CPU) と [../bram36_dp_bl.bram36_tdp_bl (RAM)]/ ] / [../sdp_bl.ramb36_dp_bl.ram36_bl (RAM)] の間のパスのセットアップ タイミング違反1.82.2
(Xilinx Answer 53550)
128 ビット ユーザー インターフェイスおよび 64 ビット BAR のシミュレーションが機能しない (Root Port シミュレーション モデル (DSPORT) から不正なパケットが送信される)
1.72.1
(Xilinx Answer 53056)(ISE 14.3) - 「ERROR:Xst:2927 - Source file ../source/PCIe_portion_pipe_clock_tandem.vhd does not exist」というエラー メッセージが表示される1.7未修正
(Xilinx Answer 52968)(Vivado 2012.3) - Cadence 社の IES でシミュレーションを実行すると「ncelab: *W, CSINFI: implicit wire has no fanin ({*Name Protected*})」という警告メッセージが表示される1.71.8
(Xilinx Answer 52447)(Vivado 2012.3) - x8Gen2 コアを生成すると XDC ファイルで userclk2 が誤って制約される1.71.8
(Xilinx Answer 50683)(ISE 14.3/Vivado 2012.3) - MSI のベクターごとのマスク処理のサポート1.7未修正
(Xilinx Answer 51448)7 シリーズ FPGA GTP トランシーバー - RX 終端使用モード1.6未修正
(Xilinx Answer 51135)Z77(Ivy Bridge) プラットフォームでコアがリンク アップしない1.61.9/2.0
(Xilinx Answer 51381)サンプル デザインの UCF で Gen1 モードですら TIG 制約が 125 MHz クロックに設定されている1.41.7
(Xilinx Answer 51285)(Vivado 2012.2) - XCV72000T デバイスでリンク トレーニングされない1.61.7
(Xilinx Answer 50692)(ISE 14.1/Vivado 2012.1) - リカバリ状態に入るプロセスでコアにより一部の TLP/DLLP が切り捨てられることがある1.4未修正
(Xilinx Answer 50835)(ISE 14.2/Vivado 2012.2) - Root Port コンフィギュレーションの VHDL シミュレーション サポート1.6未修正
(Xilinx Answer 50186)
(Vivado 2012.1) - Artix デバイスで x8 のリンク幅がサポートされない
1.5
1.6
(Xilinx Answer 47969)
(ISE 14.1) - XC7V1500T および XC7V2000T デバイスのコア生成
1.4
1.6
(Xilinx Answer 47907)
(Vivado 2012.1) - VHDL ルート ポート コンフィギュレーションのサポート
1.4
1.6
(Xilinx Answer 47626)
(ISE 14.1/Vivado 2012.1) - エンドポイント コンフィギュレーションの VHDL シミュレーション サポート
1.4
2.2
(Xilinx Answer 47627)
(ISE 14.1) - x8Gen2 以外のコンフィギュレーションで、128 ビットのインターフェイス幅に対し完了パケットが間違って生成される
1.4
1.5
(Xilinx Answer 47628)
(ISE 14.1/Vivado 2012.1) - IP コンフィギュレーションによってはタイミング違反が発生する
1.4
未修正
(Xilinx Answer 47629)
(Vivado 2012.1) - x1Gen1 (64 ビット) および x1Gen2 (64 ビット) 以外のコア コンフィギュレーションがサポートされていない
1.4
1.5
(Xilinx Answer 47630)
(Vivado 2012.1) - エンドポイント コンフィギュレーションでの VHDL サポート
1.4
1.5
(Xilinx Answer 47632)
(Vivado 2012.1) - Root Port コンフィギュレーションのサポート
1.4
1.5
(Xilinx Answer 47316)
OOB クロック モードを有効にする
1.3
1.6
(Xilinx Answer 44732)
VHDL を使用していると ISIM サンプル スクリプトをコンパイルできない
1.2
1.6
(Xilinx Answer 44682)
VHDL フローで MGT ラッパー ファイルが生成されない
1.2
未修正
(Xilinx Answer 44681)Synplify での合成のサポート?
1.1
v1.6 での Verilog サポート
(Xilinx Answer 44643)
cfg_pm_halt_l1 および cfg_pm_force_state[1:0] 信号で ASPM L1 がサポートされているかのように見える
1.2
1.3
(Xilinx Answer 44625)
VHDL シミュレーションで「Failure: Rx Simulation Timeout」というエラー メッセージが表示される
1.2
1.3
(Xilinx Answer 44351)
ISE Design Suite 13.2 を使用しているとブロックの左側で予測不可能な動作が見られる場合がある
1.1
1.2
(Xilinx Answer 42873)
サポートのない選択可能なデバイス
1.1
1.2
(Xilinx Answer 42830)
sys_reset_n にピン ロケーション制約がない
1.1
1.2
(Xilinx Answer 43107)
UCF でブロック RAM の LOC 制約が見つからない
1.1
1.2
(Xilinx Answer 45541)
-2L スピード グレードをターゲットにしていると、ピン間スキューのタイミング制約がエラーになる
1.1
1.3
(Xilinx Answer 40595)
128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない
1.1
1.1 Rev 1
(Xilinx Answer 41053)
シミュレーションのリンク アップに時間がかかりすぎる
1.1
1.1 Rev 1
(Xilinx Answer 41271)
[RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか
1.1
1.1 Rev 1
(Xilinx Answer 45734)
カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある
1.1
1.1 Rev 1
(Xilinx Answer 42838)
GTXE2_COMMON のポート変更によりバージョン 1.1 コアが ISE Design Suite 13.2 でインプリメントできない
1.1
1.1 Rev 1


その他の情報

(Xilinx Answer 47341)7 Series Integrated Block Wrapper for PCI Express v1.3 - 128 ビット インターフェイスの GEN2 x8 コアで m_axis_rx_tlast がアサートされない
(Xilinx Answer 51402)7 Series Integrated Block for PCI Express v1.6 - Artix-7 FPGA の RX_CM_TRIM の設定が正しくない
(Xilinx Answer 52400)7 Series Integrated Block for PCI Express v1.9/2.0 - 非同期クロックのサポート
(Xilinx Answer 52487)7 Series Integrated Block Wrapper for PCI Express v1.7 (ISE 14.3/Vivado 2012.3) - AC701 ボードのサンプル デザインのリセットおよびクロック バッファーの位置
(Xilinx Answer 55357)7 Series Integrated Block for PCI Express v1.8 - ルート ポートにメッセージおよびレガシ割り込みを送信する方法


改訂履歴

2014/02/03若干のアップデート
2013/10/23ISE 14.7 リリース用にアップデート
2013/10/08(Xilinx Answer 57764) を追加
2013/06/19ISE 14.6 リリース用にアップデート
2013/06/13(Xilinx Answer 55529) を追加
2013/05/24(Xilinx Answer 55909) を追加
2013/05/18(Xilinx Answer 55899) を追加
2013/05/02(Xilinx Answer 55537) を追加
2013/04/12(Xilinx Answer 55508) を追加
2013/04/03ISE 14.5 リリース用にアップデート
2013/02/14(Xilinx Answer 54232) を追加
2013/01/21(Xilinx Answer 53740) を追加
2012/12/18ISE 14.4/Vivado 2012.4 リリース用にアップデート
2012/11/26(Xilinx Answer 53056) を追加
2012/11/20(Xilinx Answer 52968) を追加
2012/10/03ISE 14.3/Vivado 2012.3 リリース用にアップデート
2012/09/25(Xilinx Answer 51448) を追加
2012/09/17(Xilinx Answer 51135) を追加
2012/09/06(Xilinx Answer 51381) を追加
2012/08/15(Xilinx Answer 51285) を追加
2012/07/25v1.6 用にアップデート
2012/05/31 - (Xilinx Answer 50186) を追加
2012/05/18(Xilinx Answer 47969) を追加
2012/05/08ISE 14.1/Vivado 2012.1 デザイン ツールおよび v1.4 用にアップデート
2012/05/01(Xilinx Answer 47316) を追加
2012/03/06(Xilinx Answer 44681) のタイトルをアップデート
2012/01/18ISE 13.4 Design Suite および v1.3 用にアップデート
2011/10/21ISE 13.3 Design Suite および v1.2 用にアップデート
2011/10/06(Xilinx Answer 44353) および (Xilinx Answer 44351) を追加
2011/09/26(Xilinx Answer 43347) および (Xilinx Answer 43423) を追加
2011/09/07(Xilinx Answer 43949) を追加
2011/08/12既知の問題を表形式で表示
2011/07/14(Xilinx Answer 43107) を追加
2011/07/06ISE 13.2 Design Suite および v1.1 Rev 1 用にアップデート
2011/03/29(Xilinx Answer 41509) を追加
2011/03/28(Xilinx Answer 41271) を追加
2011/03/03(Xilinx Answer 41053) を追加
2011/03/01初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51901 Virtex-7 FPGA VC709 コネクティビティ キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
45382 Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
45934 Kintex-7 FPGA KC705 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
51900 Artix-7 FPGA AC701 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
51233 Virtex-7 FPGA VC707 Evaluation Kit - Board Debug Checklist N/A N/A
50079 Kintex-7 FPGA KC705 評価キット - ボード デバッグ チェックリスト N/A N/A
54139 Artix-7 FPGA AC701 評価キット - ボード デバッグ チェックリスト N/A N/A
54355 Virtex-7 FPGA VC709 コネクティビティ キット - ボード デバッグ チェックリスト N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47316 7 シリーズ Integrated Block for PCI Express v1.3 - OOB クロック モードを有効にする N/A N/A
45734 7 シリーズ Integrated Block for PCI Express - カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある N/A N/A
45541 7 シリーズ Integrated Block for PCI Express - -2L スピード グレードをターゲットにしていると、ピン間スキューのタイミング制約がエラーになる N/A N/A
44682 7 シリーズ Integrated Block for PCI Express - VHDL フローで MGT ラッパー ファイルが生成されない N/A N/A
44681 7 Series Integrated Block for PCI Express - Synplify での合成のサポート? N/A N/A
44643 7 シリーズ Integrated Block for PCI Express - cfg_pm_halt_l1 および cfg_pm_force_state[1:0] 信号で ASPM L1 がサポートされているかのように見える N/A N/A
44625 7 シリーズ Integrated Block for PCI Express - VHDL シミュレーションで「Failure: Rx Simulation Timeout」というエラー メッセージが表示される N/A N/A
43107 7 Series Integrated Block Wrapper for PCI Express - UCF でブロック RAM の LOC 制約が見つからない N/A N/A
42838 7 シリーズ Integrated Block for PCI Express - GTXE2_COMMON のポート変更によりバージョン 1.1 コアが ISE Design Suite 13.2 でインプリメントできない N/A N/A
42164 7 シリーズ Integrated Block Wrapper v1.1 for PCI Express - ターゲット デバイスが Virtex-7 -1 スピード グレードのとき、x8 gen2 コアでコンポーネントのスイッチング制限エラーが発生する N/A N/A
41271 7 シリーズ Integrated Block for PCI Express - [RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか N/A N/A
41053 7 Series Integrated Block for PCI Express - シミュレーションのリンク アップに時間がかかりすぎる N/A N/A
40595 7 Series Integrated Block for PCI Express - 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない N/A N/A
42873 7 シリーズ Integrated Block for PCI Express - サポートのない選択可能なデバイス N/A N/A
47907 7 Series Integrated Block for PCI Express v1.5 (Vivado 2012.1) - VHDL ルート ポート コンフィギュレーションのサポート N/A N/A
47862 7 Series Integrated Block for PCI Express v1.5 (ISE 14.1/Vivado 2012.1) - ダウンロード、インストール、使用方法について N/A N/A
47632 7 Series Integrated Block for PCI Express v1.4 (Vivado 2012.1) - Root Port コンフィギュレーションのサポート N/A N/A
47630 7 Series Integrated Block for PCI Express v1.4 (Vivado 2012.1) -エンドポイント コンフィギュレーションでの VHDL サポート N/A N/A
47629 7 Series Integrated Block for PCI Express v1.4 (Vivado 2012.1) - x1Gen1 (64 ビット) および x1Gen2 (64 ビット) 以外のコア コンフィギュレーションがサポートされていない N/A N/A
47628 7 Series Integrated Block for PCI Express v1.4 (ISE 14.1 / Vivado 2012.1) - IP コンフィギュレーションによってはタイミング違反が発生する N/A N/A
47626 7 シリーズ Integrated Block for PCI Express v1.5 (ISE 14.1/Vivado 2012.1) - エンドポイント コンフィギュレーションの VHDL シミュレーション サポート N/A N/A
47969 7 Series Integrated Block for PCI Express v1.4 (ISE 14.1) - XC7V1500T および XC7V2000T デバイスのコア生成 N/A N/A
51285 7 Series Integrated Block Wrapper for PCI Express v1.6 (Vivado 2012.2) - Does not link train with XCV72000T devices N/A N/A
51381 7 Series Integrated Block for PCI Express v1.4 - サンプル デザインの UCF で Gen1 モードですら TIG 制約が 125MHz クロックに設定されている N/A N/A
52447 7 Series Integrated Block for PCI Express v1.7 - x8Gen2 コアを生成すると XDC ファイルで userclk2 が誤って制約される N/A N/A
52968 7 Series Integrated Block for PCI Express v1.7 (Vivado 2012.3) - Cadence 社の IES でシミュレーションを実行すると「ncelab: *W, CSINFI: implicit wire has no fanin ({*Name Protected*})」という警告メッセージが表示される N/A N/A
53250 7 Series Integrated Block for PCI Express - v1.8 (Vivado 2012.4) - userclk1 のセットアップ タイミング違反 N/A N/A
53251 7 Series Integrated Block for PCI Express - v1.8 (ISE 14.4) - ../pcie_block_i (CPU) と [../bram36_dp_bl.bram36_tdp_bl (RAM)]/ ] / [../sdp_bl.ramb36_dp_bl.ram36_bl (RAM)] の間のパスのセットアップ タイミング違反 N/A N/A
53550 7 Series Integrated Block Wrapper for PCI Express v1.7 - 128 ビット ユーザー インターフェイスおよび 64 ビット BAR のシミュレーションが機能しない (Root Port シミュレーション モデル (DSPORT) から不正なパケットが送信される) N/A N/A
53740 7 シリーズ Xilinx PCI Express コアのデザイン アドバイザリ - 低温では TXOUTCLK にクロック出力がない N/A N/A
54232 7 Series Integrated Block Wrapper for PCI Express v1.8 (ISE 14.4/2012.4) - Artix-7 のプロダクション シリコンに対するコア生成方法 N/A N/A
55508 7 Series Integrated Block for PCI Express v1.9 - 提供されている NCSIM のシミュレーション スクリプトをサンプル デザインで実行してもうまくいかない N/A N/A
55899 7 Series Integrated Block for PCI Express v1.9 - 基準クロック周波数を 125MHz にするとコアがリンク トレーニングされない N/A N/A
55909 7 Series Integrated Block for PCI Express v1.9 - Artix-7 デバイスのデザインを ISE でインプリメントするとそのタイミングが満たされない場合がある N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40595 7 Series Integrated Block for PCI Express - 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない N/A N/A
41271 7 シリーズ Integrated Block for PCI Express - [RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか N/A N/A
43347 Kintex-7 FPGA 初期エンジニアリング サンプル (ES) - 既知の問題のマスター アンサー N/A N/A
AR# 40469
日付 10/08/2019
ステータス アクティブ
種類 リリース ノート
IP