これは ISE Design Suite 13.1 でリリースされた 7 series Integrated Block for PCI Express のリリース ノートで、既知の問題を含む次の情報が記載されています。
インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
このコアのその他の資料は、次のサイトを参照してください。
http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express.htm
一般情報
新機能
サポートされるデバイス
注記 : 以前のバージョンの新機能およびサポート デバイスは、生成されたコアの readme.txt またはバージョン情報ファイルを参照してください。
既知の問題
次の表には、コアの各バージョンに対して、それが最初に含まれた ISE デザイン ツールのバージョンが示されてます。
バージョン |
Vivado の バージョン |
バージョン |
| 1.11 | なし | 14.7 |
| 1.10 | なし | 14.6 |
| 1.9 | なし | 14.5 |
| 1.8.1 | 2012.4.1 | 14.4.1 |
| 1.8 | 2012.4 | 14.4 |
| 1.7 | 2012.3 | 14.3 |
| 1.6 | 2012.2 | 14.2 |
| 2012.1 | ||
| 2012.1 | ||
| なし | ||
| なし | ||
| なし |
注記 : 7 シリーズ FPGA のエラッタ http://japan.xilinx.com/support/documentation/7_series_errata.htm を参照してください。
次の表に、7 Series Integrated Block for PCI Express の既知の問題を示します。
注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| (ザイリンクス アンサー 57764) | VHDL 版のコアでレーン 1 から 7 の TX デエンファシスが間違って設定される | 1.10 | 未修正 |
| (ザイリンクス アンサー 55529) | CDC (Clock Domain Crossing) の問題 | 1.9 | 1.10 |
| (ザイリンクス アンサー 55909) | Artix-7 デバイスのデザインを ISE でインプリメントするとタイミングが満たされない場合がある | 1.9 | Vivado では v2.0 を使用 |
| (ザイリンクス アンサー 55899) | 基準クロック周波数を 125MHz にすると、コアのリンク トレーニングが行われない | 1.9 | v2.1 |
| (ザイリンクス アンサー 55537) | Zynq プロダクション デバイス用のコアの生成方法 | 1.9 | v2.1 |
| (ザイリンクス アンサー 55508) | 提供されている NCSIM のシミュレーション スクリプトがサンプル デザインで適切に機能しない | 1.9 | 1.10 |
| (ザイリンクス アンサー 55311) | 128 ビット インターフェイス幅用に生成されたコアの VHDL サンプル デザインをシミュレーションすると、ダウンストリームのメモリ書き込みトランザクションでエラーが発生する | 1.9 | v2.1 |
| (ザイリンクス アンサー 54232) | (ISE 14.4/Vivado 2012.4) - Artix-7 のプロダクション シリコンに対するコア生成方法 | 1.8 | 1.8.1 |
| (ザイリンクス アンサー 53740) | (ISE 14.4 /Vivado 2012.4) - 低温では TXOUTCLK にクロック出力がない | 1.8 | 1.9 |
| (ザイリンクス アンサー 53250) | (Vivado 2012.4) - userclk1 でのセットアップ タイミング違反 | 1.8 | 未修正 |
| (ザイリンクス アンサー 53251) | (ISE 14.4) - ../pcie_block_i (CPU) と [../bram36_dp_bl.bram36_tdp_bl (RAM)]/ ] / [../sdp_bl.ramb36_dp_bl.ram36_bl (RAM)] の間のパスのセットアップ タイミング違反 | 1.8 | 2.2 |
| (ザイリンクス アンサー 53550) | 128 ビット ユーザー インターフェイスおよび 64 ビット BAR のシミュレーションが機能しない (Root Port シミュレーション モデル (DSPORT) から不正なパケットが送信される) |
1.7 | 2.1 |
| (ザイリンクス アンサー 53056) | (ISE 14.3) 「ERROR:Xst:2927 - Source file ../source/PCIe_portion_pipe_clock_tandem.vhd" does not exist」というエラー メッセージが表示される | 1.7 | 未修正 |
| (ザイリンクス アンサー 52968) | (Vivado 2012.3) Cadence IES で「ncelab: *W,CSINFI: implicit wire has no fanin ({*Name Protected*})」というシミュレーション警告が表示される | 1.7 | 1.8 |
| (ザイリンクス アンサー 52447) | (Vivado 2012.3) x8Gen2 コアを生成すると、XDC ファイルで userclk2 が誤って制約される | 1.7 | 1.8 |
| (ザイリンクス アンサー 50683) | (ISE 14.3/Vivado 2012.3) ベクターごとの MSI マスキング機能のサポート | 1.7 | 未修正 |
| (ザイリンクス アンサー 51448) | 7 シリーズ FPGA GTP トランシーバー - RX 終端使用モード | 1.6 | 未修正 |
| (ザイリンクス アンサー 51135) | Z77(Ivy Bridge) プラットフォームでコアがリンク アップしない | 1.6 | 1.9/2.0 |
| (ザイリンクス アンサー 51381) | サンプル デザインの UCF で Gen1 モードの TIG 制約が 125MHz クロックに設定されている | 1.4 | 1.7 |
| (ザイリンクス アンサー 51285) | (Vivado 2012.2) - XCV72000T デバイスでリンクがトレーニングされない | 1.6 | 1.7 |
| (ザイリンクス アンサー 50692) | (ISE 14.1/Vivado 2012.1) - リカバリになるプロセスで、一部の DLLP/TLP がコアによって削除される場合がある | 1.4 | 未修正 |
| (ザイリンクス アンサー 50944) | (ISE 14.2/Vivado 2012.2) - Tandem PCIe および Tandem PROM のサポート | 1.6 | 1.7 |
| (ザイリンクス アンサー 50835) | (ISE 14.2/Vivado 2012.2) - Root Port コンフィギュレーションの VHDL シミュレーション サポート | 1.6 | 未修正 |
| (Vivado 2012.1) - Artix デバイスで x8 のリンク幅がサポートされない | 1.6 | ||
| (ISE 14.1) - XC7V1500T および XC7V2000T デバイス用のコアの生成 | |||
| (Vivado 2012.1) - VHDL ルート ポート コンフィギュレーション サポート | 1.6 | ||
| (ISE 14.1/Vivado 2012.1) - エンドポイントでの VHDL シミュレーション サポート | |||
| (ISE 14.1) - x8Gen2 以外のコンフィギュレーション、かつ 128 ビット幅のインターフェイスで完了パケットが適切に生成されない | |||
| (ISE 14.1 / Vivado 2012.1) - 特定の IP コンフィギュレーションでタイミング違反が発生する | |||
| (Vivado 2012.1) - x1Gen1 (64 ビット) および x1Gen2 (64 ビット) 以外のコア コンフィギュレーションはサポートされない | |||
| (Vivado 2012.1) - エンドポイント コンフィギュレーションでの VHDL サポート | |||
| (Vivado 2012.1) - ルート ポート コンフィギュレーションのサポート | |||
| OOB クロック モードを有効にする | |||
| VHDL を使用していると ISIM サンプル スクリプトをコンパイルできない | |||
| VHDL フローで MGT ラッパー ファイルの VHDL ファイルが生成されない | 未修正 | ||
| (ザイリンクス アンサー 44681) | Synplify のサポート | ||
| cfg_pm_halt_l1 および cfg_pm_force_state[1:0] 信号で APSM L1 がサポートされるように見える | |||
| VHDL シミュレーションで「Failure: Rx Simulation Timeout」というエラー メッセージが表示される | |||
| Kintex-7 Integrated Block Wrapper を KC705 ボードで使用する方法 | |||
| ISE Design Suite 13.2 を使用すると左側のブロックの動作が予測不可能になる場合がある | |||
| サポートされていないデバイスが選択できる | |||
| sys_reset_n にピン ロケーション制約がない | |||
| UCF にブロック RAM の LOC 制約がない | |||
| -2L をターゲットにすると、ピン間スキューのタイミング制約でエラーが発生する | |||
| MGT の属性が不正なためにリンク トレーニングがエラーになる | |||
| 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない | |||
| シミュレーションのリンク アップに時間がかかりすぎる | |||
| [RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか | |||
| カスタマイズ GUI の [MSI-X Table Size] は 10 進数で入力する必要がある | |||
| GTXE2_COMMON のポート変更によりバージョン 1.1 のコアを ISE Design Suite 13.2 でインプリメントできない |
改訂履歴
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 51901 | Virtex-7 FPGA VC709 コネクティビティ キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 45382 | Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 45934 | Kintex-7 FPGA KC705 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 51900 | Artix-7 FPGA AC701 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 51233 | Virtex-7 FPGA VC707 Evaluation Kit - Board Debug Checklist | N/A | N/A |
| 50079 | Kintex-7 FPGA KC705 評価キット - ボード デバッグ チェックリスト | N/A | N/A |
| 54139 | Artix-7 FPGA AC701 評価キット - ボード デバッグ チェックリスト | N/A | N/A |
| 54355 | Virtex-7 FPGA VC709 コネクティビティ キット - ボード デバッグ チェックリスト | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 40595 | 7 Series Integrated Block for PCI Express - 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない | N/A | N/A |
| 41271 | 7 シリーズ Integrated Block for PCI Express - [RECRC Check Trim] と [Trim TLP Digest] のどちらを選択すべきか | N/A | N/A |
| 43347 | Kintex-7 - 初期エンジニアリング サンプル (ES) の既知の問題のマスター アンサー | N/A | N/A |
| AR# 40469 | |
|---|---|
| 日付 | 10/16/2014 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP |
|