2. サポート
  3. AR# 4047: FPGA Express: Constraints GUI uses lower level heirarchical clock name
  4. AR# 40476: 13.1 CORE Generator - "ERROR:coreutil:646 - Unable to create design from file <directory>\coregen.cgc'"

AR# 40476

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13.1 CORE Generator - 「ERROR:coreutil:646 - Unable to create design from file <directory>\coregen.cgc'」というエラー メッセージが表示される

説明


CORE Generator プロジェクトを開こうとすると、次のエラー メッセージが表示されます。

"Closed project file.
Opening project file C:/my_proj/coregen.cgp.
ERROR:coreutil:646 - Unable to create design from file 'C:\my_proj\coregen.cgc'
ERROR:sim:717 - Unable to open project 'C:\my_proj\coregen.cgc'
ERROR:encore:268 - Project C:\my_proj\coregen.cgc could not be opened
Could not open project file C:/my_proj/coregen.cgp."
このプロジェクトはスタンドアロンの CORE Generator でも Project Navigator の [Manage Cores] を使用しても開きません。

ソリューション


この問題は、coregen.cgp ファイルのあるプロジェクト ディレクトリに PLL または DCM_SP Clocking Wizard コア (.xaw) が含まれていると発生します。

プロジェクトを開くには、このコア XAW ファイルを一時的にプロジェクト ディレクトリから削除するか、ファイルの拡張子を変更します。

XAW は、13.1 の CORE Generator から開くことができません。XAW コアを編集する必要がある場合は、「c:\Xilinx\ISE_DS13.1\ISE\bin\nt\arwz.exe my_pll.xaw」を実行して、Architecture Wizard をスタンドアロンで使用できます。

CORE Generator ツールで .xaw ファイルを開くことができなくても、生成された Verilog または VHDL ファイルは有効で、Project Navigator および XST で使用できます。

この問題は、 13.2 で修正されています。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40491 13.1 CORE Generator - ロケーションが X0Y0&X0Y1 に設定されている Virtex-6 PCIe ブロックのあるプロジェクトを開こうとすると「coreutil:648」というエラー メッセージが表示される N/A N/A
38170 13.3 CORE Generator - Spartan-3 シングル DCM Clocking Wizard コアが正しいアーキテクチャに関連付けられていない N/A N/A
AR# 40476
日付 05/19/2012
ステータス アーカイブ
種類 既知の問題
ツール
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