AR# 40485

13.x ChipScope Pro - ChipScope Pro 13.x ソフトウェアの既知の問題

説明

xilinx.com にある『ISE Design Suite 13.x: インストールおよびライセンス ガイド』および『ISE Design Suite 13.x: リリース ノート ガイド』には、インストール手順、システム要件、および ChipScope Pro ツールに関する一般情報が記載されています。このアンサーはリリース ノートを補足するためのもので、ChipScope Pro ツールでの既知の問題に関する情報へのリンクおよびその修正のタイミングがリストされています。

ソリューション

13.4 での修正点


(Xilinx Answer 44089)Kintex-7 GTX IBERT - [RX Equalization] で [RX Common Mode] が変更される
(Xilinx Answer 43548)ChipScope 13.2 - Core Inserter フローの MAP で「ERROR:TSDatabase:19」というエラー メッセージが表示される
(Xilinx Answer 42757)Virtex-7、Kintex-7、13.2、13.3 - GTX IBERT - GTX IBERT コアのビット生成中に「ERROR:Bitgen:342」というエラーが発生する
(Xilinx Answer 44191)13.3: Kintex-7/Virtex-7 - ChipScope IBERT - KC705 または VC707 のボード コンフィギュレーション設定ファイルが原因でインプリメンテーション エラーが発生する
(Xilinx Answer 44628)13.3、Virtex-7、GTX IBERT - Quad Based Protocol Selection を選択するときは GTX_QUAD のチャネル 3 を接続する必要があり、その接続がないと非同期操作にエラーが発生する
(Xilinx Answer 44649)Kintex-7、13.3 - GTX IBERT - QPLL ロック ステータス信号が周期的にアップデートされず不正な読み出しになる可能性がある
(Xilinx Answer 44648)Kintex-7、13.3 - IBERT GTX - QPLLREFCLKSEL で常に REFCLK0 が選択される
(Xilinx Answer 44801)Virtex-6、13.3、GTX IBERT - 右側の GTX トランシーバーがリンクしない
(Xilinx Answer 44879)Kintex-7、13.3、GTX IBERT - 「ERROR:sim - Failed to generate ASY schematic symbol」というエラー メッセージが表示される
(Xilinx Answer 44963)Virtex-6 CXT、13.3、GTX IBERT - プロジェクト オプションが CX75T に設定されている場合、CORE Generator ツールで IBERT の GUI が起動しない
(Xilinx Answer 45123)13.3 Kintex-7、Virtex-7 ChipScope GTX IBERT - RXDFELPMRESET_TIME が Kintex-7 および Virtex-7 デバイスに対し間違って設定される
(Xilinx Answer 45097)13.2、13.3 Kintex-7 GTX IBERT - 異なるクロック ソースが使用されていると複数の基準クロックのあるデザインにエラーが発生する
(Xilinx Answer 44881)Spartan-6、13.2 以前、GTP IBERT - Analyzer の TX 差動出力振幅値が GTP のアドバンス製品仕様の値と異なる
(Xilinx Answer 44663)Virtex-6、13.3 および 13.4、GTX IBERT - [Generate Bitstream] オプションをオンにしないとコアを生成できない
(Xilinx Answer 44645)13.3 および 13.4、Virtex-6、ML605 - GTX IBERT - 「ml605 bank113fmchpc」ボード コンフィギュレーション設定で基準クロックが間違って設定される


13.4 ChipScope Pro の既知の問題:


(Xilinx Answer 43903)Chipscope - Core Inserter が「java.lang.OutOfMemoryError」エラーのため ILA パラメーター ページで停止する
(Xilinx Answer 41262)13.x ChipScope、CORE Generator - 7 シリーズ デバイスを選択するとコアをアップグレードできない
(Xilinx Answer 42856)13.x ChipScope Pro Analyzer - [Clean Previous Project Settings] の設定が JTAG チェーンのすべてのデバイスに適用される
(Xilinx Answer 44190)13.x: ChipScope Pro - ATC2 コア - 「CRITICAL WARNING: Could not resolve non-primitive black box cell 'OPAD'」という警告メッセージが表示される
(Xilinx Answer 45218)13.x - ChipScope Analyzer - ディレクトリ名にスペースが含まれているディレクトリに CDC およびビット ファイルがある場合、ネット名が正しくインポートされない


13.4 ChipScope IBERT の既知の問題:


(Xilinx Answer 43747)Kintex-7 IBERT GTX (13.2 以降) - 初期 ES (エンジニアリング サンプル) シリコンを使用している場合 IBERT ウィザードで QPLL にはサポートされていないライン レートが選択できる
(Xilinx Answer 42464)Kintex-7、ChipScope Pro - IBERT (13.2 以降) - エンジニアリング サンプル (ES) シリコンを使用する場合の Kintex-7 コアの制限とサポート
(Xilinx Answer 44664)Virtex-5 GTP - Virtex-5 LX20T デバイスをターゲットにすると 1 Gbps ライン レートが動作しない
(Xilinx Answer 44624)Virtex-5、GTP/GTX IBERT CORE Generator - PREEMPHASIS の IBERT スイープ テストができない
(Xilinx Answer 45381)ChipScope GTX IBERT、Virtex-5 FXT/TXT - DFETAP 値に対するスイープ テストが適切に実行されない
(Xilinx Answer 45648)13.1、13.2、13.3、13.4 - Virtex-7/Kintex-7 - GTX IBERT で KC705 または VC707 のボード コンフィギュレーション設定を使用するとシステム クロックに間違った I/O 規格が選択される
(Xilinx Answer 45674)13.4 以前 - Virtex-7 および Kintex-7 - 562.5 MHz refclk を使用する GTX IBERT コアでマップ エラーが発生する
(Xilinx Answer 45656)13.4 - Kintex-7 - GTX IBERT - ES シリコンを使用しているとき QPLL でライン レートが 8 Gb/s に固定されない

13.3 での修正点

(Xilinx Answer 42837)13.2 ChipScope IBERT - ボード コンフィギュレーション設定のデフォルトのライン レートが無効な値である
(Xilinx Answer 42839)13.2 Kintex-7 GTX IBERT - ライン レートが 3.125 Gbps の場合 TXOUT_DIV および RXOUT_DIV に間違った値が設定される
(Xilinx Answer 42841)Virtex-6 GTX IBERT - IBERT コアでシステム クロックの DIFF_TERM を有効にする方法
(Xilinx Answer 42843)Virtex-6 GTX IBERT - GT を正しく動作させるために一部の QUAD を常にインスタンシエートする必要がある
(Xilinx Answer 42857)Kintex-7 GTX IBERT - 内部システム クロックを使用すると BitGen でエラーが発生する
(Xilinx Answer 43259)13.x Virtex-6 GTH IBERT - IBERT コアを 1/2 のレートで実行する場合の問題
(Xilinx Answer 43753)ChipScope Analyzer - 波形を PDF にエクスポートする場合に長い信号名が途中で切り捨てられる
(Xilinx Answer 43894)13.2 ChipScope、Virtex-6 GTX IBERT - Virtex-6 GTX IBERT で「ERROR:Place:1145 Unroutable placement error when generating the core」というエラー メッセージが表示される
(Xilinx Answer 43958)13.2 ChipScope Pro - Virtex-7 デバイスをターゲットにすると Inserter でエラーが発生する
(Xilinx Answer 44133)13.2 Virtex-6 HXT GTH IBERT - RXRATE および TXRATE の値を変更しても、ライン レートが変更されない

13.3 ChipScope Pro の既知の問題:

(Xilinx Answer 43903)ChipScope - Core Inserter が「java.lang.OutOfMemoryError」エラーのため ILA パラメーター ページで停止する
(Xilinx Answer 43548)ChipScope 13.2 - Core Inserter フローの MAP で「ERROR:TSDatabase:19」というエラー メッセージが表示される
(Xilinx Answer 41262)13.x ChipScope、CORE Generator - 7 シリーズ デバイスを選択するとコアをアップグレードできない
(Xilinx Answer 42856)13.x ChipScope Pro Analyzer - [Clean Previous Project Settings] の設定が JTAG チェーンのすべてのデバイスに適用される
(Xilinx Answer 44190)13.3: ChipScope Pro - ATC2 コア - 「CRITICAL WARNING: Could not resolve non-primitive black box cell 'OPAD'」という警告メッセージが表示される
(Xilinx Answer 45218)13.1、13.2、13.3 - ChipScope Analyzer - ディレクトリ名にスペースが含まれているディレクトリに CDC およびビット ファイルがある場合、ネット名が正しくインポートされない
(Xilinx Answer 45657)13.3 - Spartan-6 - ChipScope Pro Inserter - WebPACK ツールで Spartan-6 デバイスをターゲットにすると、「ERROR:encore:175...」というエラー メッセージが表示される

13.3 ChipScope IBERT の既知の問題:

(Xilinx Answer 44089)Kintex-7 GTX IBERT - [RX Equalization] で [RX Common Mode] が変更される
(Xilinx Answer 43747)Kintex-7 IBERT GTX (13.2 以降) - 初期 ES (エンジニアリング サンプル) シリコンを使用している場合 IBERT ウィザードで QPLL にはサポートされていないライン レートが選択できる
(Xilinx Answer 42464)13.2 ChipScope Pro IBERT - エンジニアリング サンプル (ES) シリコンを使用する場合の Kintex-7 コアの制限とサポート
(Xilinx Answer 44065)Kintex-7 GTX IBERT - [Silicon Version] ドロップダウン メニューの役割
(Xilinx Answer 42757)Virtex-7、Kintex-7、13.2、13.3 - GTX IBERT - GTX IBERT コアのビット生成中に「ERROR:Bitgen:342」というエラーが発生する
(Xilinx Answer 44191)13.3: Kintex-7/Virtex-7 - ChipScope IBERT - KC705 または VC707 のボード コンフィギュレーション設定ファイルが原因でインプリメンテーション エラーが発生する
(Xilinx Answer 44645)13.3 および 13.4、Virtex-6、ML605 - GTX IBERT - 「ml605 bank113fmchpc」ボード コンフィギュレーション設定で基準クロックが間違って設定される
(Xilinx Answer 44628)13.3、Virtex-7、GTX IBERT - Quad Based Protocol Selection を選択するときは GTX_QUAD のチャネル 3 を接続する必要があり、その接続がないと非同期操作にエラーが発生する


(Xilinx Answer 44649)Kintex-7、13.3 - GTX IBERT - QPLL ロック ステータス信号が周期的にアップデートされず不正な読み出しになる可能性がある
(Xilinx Answer 44648)Kintex-7、13.3 - IBERT GTX - QPLLREFCLKSEL で常に REFCLK0 が選択される
(Xilinx Answer 44663)Virtex-6、13.3、GTX IBERT - [Generate Bitstream] オプションをオンにしないとコアを生成できない
(Xilinx Answer 44664)Virtex-5 GTP - Virtex-5 LX20T デバイスをターゲットにすると 1 Gbps ライン レートが動作しない
(Xilinx Answer 44624)Virtex-5、GTP/GTX IBERT CORE Generator - PREEMPHASIS の IBERT スイープ テストができない
(Xilinx Answer 44801)Virtex-6、13.3、GTX IBERT - 右側の GTX トランシーバーがリンクしない
(Xilinx Answer 44879)Kintex-7、13.3、GTX IBERT - 「ERROR:sim - Failed to generate ASY schematic symbol」というエラー メッセージが表示される
(Xilinx Answer 44881)Spartan-6、13.2 および 13.3、GTP IBERT - Analyzer の TX 差動出力振幅値が GTP のアドバンス製品仕様の値と異なる
(Xilinx Answer 44963)Virtex-6 CXT、13.3、GTX IBERT - プロジェクト オプションが CX75T に設定されている場合、CORE Generator ツールで IBERT の GUI が起動しない
(Xilinx Answer 45123)13.3 Kintex-7、Virtex-7 ChipScope GTX IBERT - RXDFELPMRESET_TIME が Kintex-7 および Virtex-7 デバイスに対し間違って設定される
(Xilinx Answer 45097)13.2、13.3 Kintex-7 GTX IBERT - 異なるクロック ソースが使用されていると複数の基準クロックのあるデザインにエラーが発生する


(Xilinx Answer 45381)ChipScope GTX IBERT、Virtex-5 FXT/TXT - DFETAP 値に対するスイープ テストが適切に実行されない
(Xilinx Answer 45646)13.1、13.2、13.3 - Kintex-7/Virtex-7 - DATA_WIDTH が 32 ビットの GTX IBERT が動作しない
(Xilinx Answer 45648)13.1、13.2、13.3、13.4 - Virtex-7/Kintex-7 - GTX IBERT で KC705 または VC707 のボード コンフィギュレーション設定を使用するとシステム クロックに間違った I/O 規格が選択される
(Xilinx Answer 45674)13.4 以前 - Virtex-7 および Kintex-7 - 562.5 MHz refclk を使用する GTX IBERT コアでマップ エラーが発生する

13.2 での修正点

(Xilinx Answer 40486)13.1 ChipScope Pro - IBERT - NGDbuild で「ERROR:NgdBuild:604」および「ERROR:NgdBuild:456」というエラー メッセージが表示される
(Xilinx Answer 39512)12.x/13.x ChipScope IBERT GTH - 「ERROR:sim - runPar : IBERT:par: Timing for this design was not met...」というエラー メッセージが表示される
(Xilinx Answer 40811)13.1 ChipScope、PlanAhead - 「WARN: [HD-Tcl 3] No nets matched '<connect_debug_port cs_ila_0_0/TRIG0 [get_nets -match_style ucf {module_name\/net_name} ] WARN: [HD-Tcl 3] No n>'. ERROR: Invalid value for 'nets'」というメッセージが表示される
(Xilinx Answer 40855)12.x/13.1 ChipScope IBERT - Virtex-6 GTX の属性 TERMINATION_OVRD が間違って TRUE に設定される
(Xilinx Answer 41734)12.x/13.1 ChipScope IBERT - Virtex-6 GTH トランシーバー製品シリコン サポート
(Xilinx Answer 39660)13.1 以前 - ChipScope Inserter で間違った数のブロック RAM がレポートされるデバイスがある

13.2 ChipScope Pro の既知の問題:

(Xilinx Answer 42856)13.x ChipScope Pro Analyzer - [Clean Previous Project Settings] の設定が JTAG チェーンのすべてのデバイスに適用される
(Xilinx Answer 41262)13.x ChipScope、CORE Generator - 7 シリーズ デバイスを選択するとコアをアップグレードできない
(Xilinx Answer 43548)ChipScope 13.2 - Core Inserter フローの MAP で「ERROR:TSDatabase:19」というエラー メッセージが表示される
(Xilinx Answer 43753)ChipScope Analyzer - 波形を PDF にエクスポートする場合に長い信号名が途中で切り捨てられる
(Xilinx Answer 43894)13.2 ChipScope、Virtex-6 GTX IBERT - Virtex-6 GTX IBERT で「ERROR:Place:1145 Unroutable placement error when generating the core」というエラー メッセージが表示される
(Xilinx Answer 43958)13.2 ChipScope Pro - Virtex-7 デバイスをターゲットにすると Inserter でエラーが発生する
(Xilinx Answer 43903)ChipScope - Core Inserter が「java.lang.OutOfMemoryError」エラーのため ILA パラメーター ページで停止する
(Xilinx Answer 44279)13.2 ChipScope Inserter - 深さが 8192 を超えるデータを使用できない
(Xilinx Answer 45218)13.1、13.2、13.3 - ChipScope Analyzer - ディレクトリ名にスペースが含まれているディレクトリに CDC およびビット ファイルがある場合、ネット名が正しくインポートされない

13.2 ChipScope IBERT の既知の問題:

(Xilinx Answer 42757)13.2 IBERT - GTX IBERT コアのビット生成中に「ERROR:Bitgen:342」というエラーが発生する
(Xilinx Answer 42464)13.2 ChipScope Pro IBERT - エンジニアリング サンプル (ES) シリコンを使用する場合の Kintex-7 コアの制限とサポート
(Xilinx Answer 42837)13.2 ChipScope IBERT - ボード コンフィギュレーション設定のデフォルトのライン レートが無効な値である
(Xilinx Answer 42839)13.2 Kintex-7 GTX IBERT - ライン レートが 3.125 Gbps の場合 TXOUT_DIV および RXOUT_DIV に間違った値が設定される
(Xilinx Answer 42841)Virtex-6 GTX IBERT - IBERT コアでシステム クロックの DIFF_TERM を有効にする方法
(Xilinx Answer 42843)Virtex-6 GTX IBERT - GT を正しく動作させるために一部の QUAD を常にインスタンシエートする必要がある
(Xilinx Answer 42857)Kintex-7 GTX IBERT - 内部システム クロックを使用すると BitGen でエラーが発生する
(Xilinx Answer 43259)13.x Virtex-6 GTH IBERT - IBERT コアを 1/2 のレートで実行する場合の問題
(Xilinx Answer 43747)13.2 Kintex-7 IBERT GTX - 初期 ES (エンジニアリング サンプル) シリコンを使用している場合 IBERT ウィザードで QPLL にはサポートされていないライン レートが選択できる
(Xilinx Answer 44089)Kintex-7 GTX IBERT - [RX Equalization] で [RX Common Mode] が変更される
(Xilinx Answer 44133)13.2 Virtex-6 HXT GTH IBERT - RXRATE および TXRATE の値を変更しても、ライン レートが変更されない
(Xilinx Answer 44881)Spartan-6、13.2 および 13.3、GTP IBERT - Analyzer の TX 差動出力振幅値が GTP のアドバンス製品仕様の値と異なる
(Xilinx Answer 45097)13.2、13.3 Kintex-7 GTX IBERT - 異なるクロック ソースが使用されていると複数の基準クロックのあるデザインにエラーが発生する
(Xilinx Answer 45381)ChipScope GTX IBERT、Virtex-5 FXT/TXT - DFETAP 値に対するスイープ テストが適切に実行されない
(Xilinx Answer 45646)13.1、13.2、13.3 - Kintex-7/Virtex-7 - DATA_WIDTH が 32 ビットの GTX IBERT が動作しない
(Xilinx Answer 45648)13.1、13.2、13.3、13.4 - Virtex-7/Kintex-7 - GTX IBERT で KC705 または VC707 のボード コンフィギュレーション設定を使用するとシステム クロックに間違った I/O 規格が選択される
(Xilinx Answer 45674)13.4 以前 - Virtex-7 および Kintex-7 - 562.5 MHz refclk を使用する GTX IBERT コアでマップ エラーが発生する

13.1 ChipScope Pro の既知の問題:

(Xilinx Answer 40549)13.1 ChipScope Pro Analyzer - 設定をインポートするダイアログ ボックスで [保存] ボタンが表示される
(Xilinx Answer 39647)12.x/13.1 ChipScope - ディレクトリ パスが長すぎると ChipScope コアを生成できない
(Xilinx Answer 39238)12.x/13.1 ChipScope ILA - Chipscope コアの制約の付いていないパスのレポートにタイミング エラーがある
(Xilinx Answer 40693)13.x/12.x ChipScope - ILA での Spartan-6 のデータの深さの最大値
(Xilinx Answer 40811)13.1 ChipScope、PlanAhead - 「WARN: [HD-Tcl 3] No nets matched '<connect_debug_port cs_ila_0_0/TRIG0 [get_nets -match_style ucf {module_name\/net_name} ] WARN: [HD-Tcl 3] No n>'. ERROR: Invalid value for 'nets'」というメッセージが表示される
(Xilinx Answer 45218)13.1、13.2、13.3 - ChipScope Analyzer - ディレクトリ名にスペースが含まれているディレクトリに CDC およびビット ファイルがある場合、ネット名が正しくインポートされない
(Xilinx Answer 39660)13.1 以前 - ChipScope Inserter で間違った数のブロック RAM がレポートされるデバイスがある

13.1 ChipScope IBERT の既知の問題:

(Xilinx Answer 40486)13.1 ChipScope Pro - IBERT - NGDbuild で「ERROR:NgdBuild:604」および「ERROR:NgdBuild:456」というエラー メッセージが表示される
(Xilinx Answer 40547)13.1 ChipScope IBERT - IBERT Virtex-6 GTX コアを生成すると「ERROR:sim - Unable to evaluate Tcl command: ::xilinx::sim::generation::generatePsfCore {chipscope_ibert_virtex6_gtx_v2_05_a} {chipscope_ibert} {ALL}」というエラー メッセージが表示される
(Xilinx Answer 39756)12.4/13.x ChipScope IBERT - さまざまなループバック モードでの Virtex-6 GTH トランシーバーの設定方法
(Xilinx Answer 39125)12.4/13.1 Virtex-6 GTX IBERT - TX 出力スイングがユーザー ガイドおよび特性評価レポートの値より低い
(Xilinx Answer 40855)12.x/13.1 ChipScope IBERT - Virtex-6 GTX の属性 TERMINATION_OVRD が間違って TRUE に設定される
(Xilinx Answer 39871)12.x/13.x ChipScope Pro IBERT、Virtex-5 GTX - コアが ChipScope Analyzer で認識されず「UNIT:1_0 Unsupported (XSDB-512)」というメッセージが表示される
(Xilinx Answer 41838)13.x ChipScope IBERT GTH - 12 チャネル コアに接続しようとすると、Analyzer GUI が停止または応答しなくなる
(Xilinx Answer 40486)13.1 ChipScope Pro - IBERT - NGDbuild で「ERROR:NgdBuild:604」および「ERROR:NgdBuild:456」というエラー メッセージが表示される
(Xilinx Answer 39512)12.x/13.x ChipScope IBERT GTH - 「ERROR:sim - runPar : IBERT:par: Timing for this design was not met...」というエラー メッセージが表示される
(Xilinx Answer 41734)12.x/13.1 ChipScope IBERT - Virtex-6 GTH トランシーバー製品シリコン サポート
(Xilinx Answer 42131)Virtex-6 FPGA GTH トランシーバー - 不正な属性設定がパフォーマンスに影響する
(Xilinx Answer 45381)ChipScope GTX IBERT、Virtex-5 FXT/TXT - DFETAP 値に対するスイープ テストが適切に実行されない
(Xilinx Answer 45646)13.1、13.2、13.3 - Kintex-7/Virtex-7 - DATA_WIDTH が 32 ビットの GTX IBERT が動作しない
(Xilinx Answer 45648)13.1、13.2、13.3、13.4 - Virtex-7/Kintex-7 - GTX IBERT で KC705 または VC707 のボード コンフィギュレーション設定を使用するとシステム クロックに間違った I/O 規格が選択される
(Xilinx Answer 45674)13.4 以前 - Virtex-7 および Kintex-7 - 562.5 MHz refclk を使用する GTX IBERT コアでマップ エラーが発生する

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
42856 ChipScope Pro Analyzer - [Clean Previous Project Settings] の設定が JTAG チェーンのすべてのデバイスに適用される N/A N/A
41838 13.1 ChipScope IBERT GTH - 12 チャネル コアに接続しようとすると、Analyzer GUI が停止または応答しなくなる N/A N/A
41262 13.x ChipScope、CORE Generator - 7 シリーズ デバイスを選択するとコアをアップグレードできない N/A N/A
40811 13.1 ChipScope、PlanAhead - 「WARN: [HD-Tcl 3] No nets matched '<connect_debug_port cs_ila_0_0/TRIG0 [get_nets -match_style ucf {module_name\/net_name} ] WARN: [HD-Tcl 3] No n>'. ERROR: Invalid value for 'nets'」というメッセージが表示される N/A N/A
40693 13.x/12.x Chipscope - ILA での Spartan-6 のデータの深さの最大値 N/A N/A
40549 13.1 ChipScope Pro Analyzer - 設定をインポートするダイアログ ボックスで [保存] ボタンが表示される N/A N/A
40547 13.1 - ChipScope - IBERT - IBERT Virtex-6 GTX コアを生成すると「ERROR:sim - Unable to evaluate Tcl command: ::xilinx::sim::generation::generatePsfCore {chipscope_ibert_virtex6_gtx_v2_05_a} {chipscope_ibert} {ALL}」というエラー メッセージが表示される N/A N/A
40486 13.1 ChipScope Pro - IBERT - NGDbuild で「ERROR:NgdBuild:604'' and ''ERROR:NgdBuild:456」というエラー メッセージが表示される N/A N/A
39871 12.x/13.x ChipScope Pro - IBERT - Virtex-5 GTX - コアが ChipScope Analyzer で認識されず「UNIT:1_0 Unsupported (XSDB-512)」というメッセージが表示される N/A N/A
39756 12.4/13.x ChipScope IBERT - さまざまなループバック モードでの Virtex-6 GTH トランシーバーの設定方法 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47005 ザイリンクス ChipScope ソリューション センター - 重要な問題へのリンク N/A N/A
41734 12.x/13.1 ChipScope IBERT - Virtex-6 GTH トランシーバー製品シリコン サポート N/A N/A
AR# 40485
日付 10/08/2019
ステータス アクティブ
種類 既知の問題
ツール 詳細 概略
IP 詳細 概略
Boards & Kits