2. サポート
  3. AR# 4048: M1.4 CPLD Hitop - Incorrect logic generated.
  4. AR# 40486: 13.1 ChipScope Pro IBERT - Generation fails at NGDBuild with "ERROR:NgdBuild:604" and "ERROR:NgdBuild:456"

AR# 40486

13.1 ChipScope Pro - IBERT - NGDbuild で「ERROR:NgdBuild:604'' and ''ERROR:NgdBuild:456」というエラー メッセージが表示される

説明


Virtex-6 LXT をターゲットとし、ML605 ボードを指定して IBERT コアを生成しようとすると、コアが生成されず、次のような警告メッセージが表示されます。

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_U_TO_D = FROM U_CLK TO D_CLK TIG ;> [ibert_core.ucf(36)]: Unable to find an active 'TimeGrp' or 'TNM' or 'TPSync' constraint named 'U_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_J_TO_D = FROM J_CLK TO D_CLK TIG ;> [ibert_core.ucf(37)]: Unable to find an active 'TimeGrp' or 'TNM' or 'TPSync' constraint named 'J_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_D_TO_J = FROM D_CLK TO J_CLK TIG ;> [ibert_core.ucf(38)]: Unable to find an active 'TimeGrp' or 'TNM' or 'TPSync' constraint named 'J_CLK'.

INFO:ConstraintSystem - The Period constraint <NET "ibert_sysclock" PERIOD = 200.0 MHz;> [ibert_core.ucf(83)], is specified using the Net Period method which is not recommended. Please use the Timespec PERIOD method.

WARNING:NgdBuild:1012 - The constraint <INST /example_chipscope_ibert/EXPANDED/example_chipscope_ibert/U_SYSCLOCK_IBUFDS
IOSTANDARD = "DEFAULT"> is overridden on the design object U_SYSCLOCK_IBUFDS by the constraint <INST "U_SYSCLOCK_IBUFDS" IOSTANDARD = LVDS_25;> [ibert_core.ucf(80)].
Done...

Checking expanded design ...
ERROR:NgdBuild:604 - logical block 'U_ICON' with type 'chipscope_icon_1' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, case mismatch between the block name and the edif or ngc file name, or the misspelling of a type name. Symbol 'chipscope_icon_1' is not supported in target 'virtex6'.
ERROR:NgdBuild:456 - logical net 'CONTROL0<3>' has both active and tristate drivers...
Active driver(s) of net 'CONTROL0<3>':
-----------------
'Q' pin on block
'U_CHIPSCOPE_IBERT/U0/U_IBERT_CORE/U_XSDB_MSTR/U_VHD_CHIPSCOPE_ICON2XSDB_MSTR BR/U_ICON_INTERFACE/icn_cmd_dout' ( FD )
Tristate driver(s) of net 'CONTROL0<3>':
-------------------
'CONTROL0<3>' pin on block 'U_ICON' ( chipscope_icon_1 )

この問題の回避策を教えてください。

ソリューション


ボード設定のドロップダウン メニューから ml605 bank113fmchpc ボードを選択すると、この問題が発生します。

この問題は、ChipScope 13.2 ツール で修正される予定です。当面の間は、次の 2 つの方法でこの問題を回避できます。

コンポーネント名を変更して、インプリメンテーションを手動で再実行
  1. IBERT のオプションを選択するときに [Generate Bitstream] チェック ボックスをオフにします。
  2. <project_name>/tmp/_cg/<component_name>/example_design にある example_<component_name>.vhd/example_<component_name>.v を開き、アイコン インスタンシエーション名を chipscope_icon_2 から chipscope_icon に変更します。
  3. <project_name>/tmp/_cg/<component_name>/implement ディレクトリに移動し、implement. sh または implement.bat を実行します。

ボード設定ではなく手動で IBERT コアを設定
  1. システム クロック設定 :
    • 外部クロック ソースを使用
    • 周波数 = 200MHz
    • ピン ロケーション = J9
    • ピン入力規格 = LVDS 25
  2. ライン レート設定 :
    • プロトコル数 = 1
    • 名前プロトコル = fmc_hpc
    • 最大レート = 5.0
    • データ幅 = 20
    • Refclk = 250MHz
    • GTX カウント = 5
  3. GTX をプロトコルに割り当て :
    • X0Y4 = fmc hpc/5.0 Gbps
    • X0Y5 = fmc hpc /5.0 Gbps
    • X0Y6 = fmc hpc /5.0 Gbps
    • X0Y7 = fmc hpc /5.0 Gbps
    • X0Y11 = fmc hpc /5.0 Gbps
  4. Refclk ソースの設定 :
    • すべてを Q2-Refclk0 に設定

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40485 13.x ChipScope Pro - ChipScope Pro 13.x ソフトウェアの既知の問題 N/A N/A
AR# 40486
日付 01/02/2013
ステータス アクティブ
種類 一般
ツール