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AR# 40500

12.1 EDK - CIP ウィザードで Verilog サンプルが生成されない

説明

CIP ウィザードを使用してカスタム ペリフェラルを生成しようとしています。CIP ウィザードでスタブ user_logic テンプレートを VHDL ではなく Verilog で生成するオプションを選択しましたが、ユーザー ロジック テンプレートで完全なサンプルが生成されないようです。

これは既知の問題ですか。現時点で回避策はありますか。

ソリューション

プロセッサ ローカル バス (PLB) テンプレートには完全な Verilog サンプルを提供する予定はありません。この問題を回避するには、生成された VHDL コアからのユーザー ロジックを使用します。
AR# 40500
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール
  • EDK - 12.1
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