UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 40501

MIG v3.3-3.61 Virtex-5 DDR2 SDRAM - 極性リストにない信号

説明

合成オプションをオンにした状態で ModelSim を使用して MIG Virtex-5 DDR デザインをシミュレーションすると、次のような警告メッセージが表示されます。

Warning: /vobs/mlhw/puma/patriot/hw/ddr2_if/rtl/ddr2_phy_init.vhd(1174): (vcom-1400) Synthesis Warning: Signal "cal4_started_r" is read in the process but is not in the sensitivity list.



この警告メッセージは無視しても問題ありませんか。

ソリューション

この警告メッセージは無視しても問題ありません。

これは、phy_init.v/.vhd の極性リストに cal4_started_r を追加すると回避できます。
AR# 40501
日付 08/19/2014
ステータス アクティブ
種類 一般
ツール
  • ISE Design Suite - 12.4
  • ISE Design Suite - 13
  • ISE Design Suite - 13.1
IP
  • MIG
このページをブックマークに追加