AR# 40517

Virtex-6 FPGA GTX トランシーバー - 未使用トランシーバーでの過剰電流引き込みおよび PCIe 検出エラー

説明

ISE Design Suite 12.1 より (ザイリンクス アンサー 35055) にあるように Virtex-6 FPGA で未使用の GTX トランシーバーには自動的にマクロが挿入されます。使用ケースによっては、このマクロで使用されている終端設定が原因で、PCIe リンク トレーニング問題や、若干の追加電流引き込み (未使用トランシーバーにつき 50mA) など、ハードウェアで予期しない動作が見られることがあります。このアンサーでは、この問題を回避するための終端設定の変更方法を説明します。

ソリューション

GTX 属性である RCV_TERM_VTTRX および RCV_TERM_GND は RX シリアル ピンで終端電圧を制御します。自動挿入されたマクロにより RCV_TERM_VTTRX = TRUE および RCV_TERM_GND = FALSE と設定されるので、RCV_TERM_VTTRX = FALSE および RCV_TERM_GND = FALSE となるように変更する必要があります。RCV_TERM_VTTRX を FALSE に変更するには、FPGA Editor を使用して次の手順に従ってください。

  1. FPGA Editor で配置配線済みの NCD ファイルを開き、元のデザインでインスタンシエートされていない GTX を検索します。次のようになるはずです。

  2. 画面の右側にある [editmode] ボタンをクリックして FPGA Editor を編集可能モードにします。
  3. 編集する必要のある GTX_DUAL をクリックし、画面右側にある [editblock] ボタンをクリックします。
  4. RCV_TERM_VTTRX ボックスを検索し (画面下部付近)、次のように [FALSE] ボタンをクリックします。


  5. このマクロを使用している残りの GTXE1 プリミティブすべてに対し手順 3 と 4 を繰り返します。
  6. 画面の左上の [Save] アイコンをクリックして、変更した NCD ファイルを保存します。
  7. BIT ファイルを生成するには、[Tools] → [Run Bitgen] をクリックします。生成する BIT ファイルの名前と使用するオプションを指定します。
AR# 40517
日付 10/10/2012
ステータス アーカイブ
種類 一般
デバイス 詳細 概略