AR# 40548

12.4 スピード ファイル - 高速なスピード グレードをターゲットにしているタイミング解析を実行するときホールド違反が発生する

説明


タイミングを満たしている Virtex-5 -1 デバイスをターゲットにしたデザインがあります。より高速な -2 のデバイスをターゲットにしてタイミング解析を再インプリメントせずに実行すると、ホールド違反が発生します。さらに高速な -3 をターゲットにしても同じことが起きます。

これは予期動作ですか。

この状態でホールド違反が発生していても高速デバイスをボードで使用することはできますか。

ソリューション


これはタイミング ツールの既知の問題で、Virtex-5 デバイスで発生する可能性のある相対最小値に問題があります。タイミング ツールではスピード グレードが -2 および -3 の解析では正しい値がレポートされるのですが、この問題は、相対最小値を使用した Virtex-5 FPGA のタイミングがどのように動作するかによって引き起こされています。相対最小データ パスの値は -1 と -2 のデバイスで異なります。

セットアップおよびホールドのワーストケース値を得るには、タイミング ツールでセットアップ タイムの計算に相対最小クロック パス、ホールド タイムの計算に相対最小データ パスを使用する必要があります。

セットアップ = データ パス遅延 (最大) - クロック パス遅延 (相対最小)

ホールド = クロック パス遅延 (最大) - データ パス遅延 (相対最小)

最大値とともに相対最小値を使用すると、タイミング ツールで PVT の変動が考慮されます。タイミング解析に高速なスピード ファイルを再インプリメントせずに使用すると、この方法だと「偽ホールド違反」が発生する可能性がありますが、ワースト ケース解析は必ず実行されます。

より高速なスピード グレードのコンポーネントをボードで使用することができます。

解析にクアッド タイミングが使用されているので、この「偽ホールド」の問題は Virtex-6 および Spartan-6 デバイスでは発生しません。
AR# 40548
日付 02/10/2011
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール 詳細 概略