AR# 40595

7 Series Integrated Block for PCI Express - 128 ビット インターフェイスを使用した x8 Gen 1 および x4 Gen 2 デザインをシミュレーションできない

説明


問題のあったバージョン : v1.1
修正されたバージョンやその他の既知の問題は、(ザイリンクス アンサー 40469) を参照してください。

128 ビット インターフェイスを使用した x8 Gen1 または x4 Gen2 デザインがシミュレーション中にリンク アップしません。

注記 : [バージョン] 列は、問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性はありますが、以前のバージョンではそれを検証するテストは実行されていません。

ソリューション

これは属性設定が間違っているのと、ルート ポート シミュレーション デザインでポート幅が間違っているために発生しています。

この問題を修正するには、simulation/functional/ ディレクトリーにある board.v ファイルを修正します。

xilinx_pcie_2_1_rport_v7 のインスタンスを次のように変更します。

TRN_DW を TRUE から FALSE に変更します。
USER_CLK2_DIV2 を True から FALSE に変更します。

simulation/dsport ディレクトリーにある pcie_2_1_rp_v7.v を次のように変更します。

trn_rd および trn_td ポートを [127:0] から [63:0] に変更します。
trn_rrem および trn_trem を [1:0] からシングル ビットに変更します ([1:0] を削除するなどして)。

改訂履歴
2011/12/06 - アンサー 40469 に修正バージョン情報を追加
2011/03/01 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40469 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40469 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 N/A N/A
AR# 40595
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
デバイス