7 シリーズ FPGA MIG DDR2/DDR3 デザインには、基準クロックとシステム クロック入力の 2 つのクロック入力があります。
基準クロックはデザイン内の IODELAYCTRL コンポーネントを駆動し、システム クロック入力は、内部ロジックにクロックを供給するすべての MIG デザイン クロック、位相調整用の周波数基準クロック、およびマルチ I/O バンク インプリメンテーションで PHY 制御ブロックを同期させるために必要な同期パルスの作成に使用されます。
このアンサーでは、MIG 7 シリーズ のクロック供給のガイドラインを示します。
注記 : このアンサーはザイリンクス MIG ソリューション センター (Xilinx Answer 34243) の一部です。
ザイリンクス MIG ソリューション センターには、MIG に関する質問が集められています。
MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。
一般情報
必要な I/O クロック、PLL クロック供給構造 (「クロッキング アーキテクチャ」の図を参照)、およびジッターを最小に抑えながら入力クロック周波数を変更する場合のガイドラインの詳細は、『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) を参照してください。
MIG ツール (MIG v1.2 以降) では、メモリ クロック周期を入力し、サポートされるクロック供給ガイドラインに沿った、使用可能な入力クロック周期を一覧表示させることができます。
選択した 2 つのクロック周期に基づいて、生成された MIG コアで PLL パラメーターが正しく設定されます。
入力クロック ガイドライン
クロック入力 (sys_clk) は現在、メモリ インターフェイスが配置されている列の CCIO に入力できます。
メモリ インターフェイスを含んでいないけれどもそれと同じ列にあるバンクの CCIO も対象になります。
PLL は、メモリに送信されるクロックが含まれるバンクに配置します。
メモリ インターフェイス PLL に入力クロックを配線するには、CMT バックボーンを使用する必要があります。
MIG インプリメンテーションで、バックボーンの予備のインターコネクトの 1 つをこの目的に使用できます。
WARNING: [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. The flow will continue as the CLOCK_DEDICATED_ROUTE constraint is set to BACKBONE.
u_mig_7series_0/c0_u_ddr3_clk_ibuf/diff_input_clk.u_ibufg_sys_clk (IBUFDS.O) is locked to IOB_X0Y176
u_mig_7series_0/c0_u_ddr3_infrastructure/plle2_i (PLLE2_ADV.CLKIN1) is locked to PLLE2_ADV_X0Y1
u_mig_7series_0/c1_u_ddr3_infrastructure/plle2_i (PLLE2_ADV.CLKIN1) is locked to PLLE2_ADV_X0Y5
......
上記の条件を満たす方法の 1 つに、入力信号を AC カップリングし、DC バイアスする外部回路を使用する方法があります。
次の図は、差動クロック入力に AC カップリングおよび DC バイアスを適用する回路を含む例を示しています。
内部 DIFF_TERM は FALSE に設定されているので、RDIFF は 100 オームの差動レシーバー終端となります。
入力ノイズ マージンを最大化するには、すべての RBIAS 抵抗が同じ値で、基本的に VCCO/2 の VICM レベルを作成する必要があります。
10k ~ 100K オームの範囲の抵抗をお勧めします。
AC カップリング キャパシタ (CAC) は、通常 100nF の範囲になります。
すべてのコンポーネントは FPGA 入力に物理的に近い位置に配置する必要があります。
注記 :
1) 差動 LVDS 入力の最後のガイドラインは、次のバージョンの『7 シリーズ SelectIO リソース ユーザー ガイド』 (UG471) の「LVDS、LVDS_25 (低電圧差動信号)」セクションに追加されます。
2) これらのガイドラインは、すべてのパッケージ、列 (HR/HP)、および I/O 電圧に適用されます。
コントローラー間での sys_clk の共有
『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) に記述されているように、MIG 7 シリーズ FPGA デザインの場合、ジッタを最小限に抑えるために、メモリ インターフェイスと同じ I/O バンク列に sys_clk が必要です。
FAQ
クロック ソースの制限が伴う一部のデザインでは、ユーザーは MIG の GUI で no_buffer オプションを選択し、次に示すソースとなり得るものからシステム クロックを駆動する傾向があります。
1. IBUFDS_GTE2
CLOCK_DEDICATED_ROUTE BACKBONE でシステム クロックを配線するための MIG の要件を満たさないため、IBUFDS_GTE2 からシステム クロックを駆動できません。
2. 別の列にある PLL/MMCM から
MIG インターフェイスとは異なる列にある PLL/MMCM から sys_clk_i を駆動できません。no_buffer オプションを使用する場合でも、バッファーをインスタンシエートして必要なクロック制約を使用することによりシステム クロックを MIG と同じ列から駆動する必要があります。
MIG の GUI で no_buffer オプションを選択すると、バッファーのインスタンシエーションおよびシステム クロックのロケーションを後の時点でユーザーが処理しなければならなくなりますが、MIG のクロッキング規則を必ず満たす必要があります。
3. 複数のコントローラー コンフィギュレーションで MMCM を共有する - BUFG クロック (phy_clk) の共有に関する情報
MIG 7 Series DDR3 デザインには、BUFG 配線に phy_clk を出力する MMCM が含まれます。
複数のコントローラーでこのクロックを共有してユーザー インターフェイスを同期することはできません。
これは、デバイス ロジックから PHY 制御ブロックまでのタイミングが制御される必要があるからです。
クロックが複数コントローラーで共有されると、このタイミングが制御されません。
複数コントローラーでユーザー インターフェイスを同期するには、クロック ドメイン転送用の非同期 FIFO を作成するのが唯一の方法です。
これら 3 つのソースとなり得るすべての組み合わせについて Vivado でエラーや警告が発生することはないかもしれませんが、サポートされるクロッキング トポロジに該当するわけではありません。これらの使用により、全 PVT 条件で信頼性の高い一貫した結果が得られなくなる可能性があります。
改訂履歴
2015/04/20 | 複数の SLR の共有クロックを追加 |
2013/09/30 | アンサー 53249 へのリンクを追加 |
2012/06/28 | phy_clk 共有に関する情報を追加 |
2012/06/27 | sync_pulse に関する情報を追加 |
2012/06/05 | 差動 LVDS クロック入力に関する情報を追加 |
2012/03/20 | sys_clk I/O 規格に関する情報を追加 |
2012/03/06 | sync_pulse に関する情報を追加 |
2012/02/22 | 「複数 I/O 列にまたがる複数のインターフェイス」セクションを編集 |
2012/01/31 | このアンサーにすべてのクロッキング情報を統合 (アンサー 41587 は削除) |
2011/11/30 | 最新のクロッキング ガイドラインおよびツール アップデート情報を追加 |
2011/08/15 | CLKFBOUT_MULT_F (M) ガイドラインをアップデート |
2011/05/11 | アップデートされた PLL 設定を含有 |
2011/05/24 | VCO の情報を追加 |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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46227 | MIG 7 シリーズ ソリューション センター - 主な問題 | N/A | N/A |
51317 | MIG 7 Series DDR2/DDR3 - ピン配置およびバンク要件が満たされているかどうかの確認 | N/A | N/A |
51635 | ザイリンクス MIG 7 Series ソリューション センター - デザイン アシスタント - 合成/インプリメンテーションの使用およびデバッグ | N/A | N/A |
51675 | MIG 7 Series ソリューション センター デザイン アシスタント - コアの機能 | N/A | N/A |
51676 | MIG 7 Series ソリューション DDR2/DDR3 - サポートされている機能 | N/A | N/A |
52047 | MIG 7 Series デザイン アシスタント - PHY アーキテクチャ | N/A | N/A |
53811 | MIG 7 Series RLDRAM 3 - x18 インターフェイスを 1 つのバンクに収めることは可能か | N/A | N/A |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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53249 | MIG 7 Series - コアを複数生成する際、NO BUFFER オプションを選択している場合はクロック入力を手動で接続する必要がある | N/A | N/A |
59624 | MIG 7 Series - 入力システム クロック (sys_clk) を IBUFDS_GTE2 で駆動することは可能か | N/A | N/A |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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46906 | MIG Zynq - MIG を Zynq PS クロックで駆動できるか | N/A | N/A |
41752 | MIG 7 シリーズ DDR3/DDR2 - x16 インターフェイスを 1 つのバンクに収めることは可能か | N/A | N/A |
43185 | MIG 7 Series - システム クロック入力の要件 | N/A | N/A |
57758 | MIG 7 Series DDR3/DDR2 - Vivado インプリメンテーションで MMCM クロック pll_clk3 への PLL がバックボーン配線に配置され、異なるバンクから駆動される sys_clk が必要な配線を使用できなくなる | N/A | N/A |
AR# 40603 | |
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日付 | 09/14/2016 |
ステータス | アクティブ |
種類 | ソリューション センター |
デバイス | |
IP |