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AR# 40619

13.4 PlanAhead - VHDL が最上位のデザインで IP カタログの [HDL Type] を [Auto] に設定してると MIG コアを生成できない

説明

PlanAhead ツールで MIG DDR3 コアを生成し、VHDL 最上位デザインにインスタンシエートしようとしています。 

IP カタログの [HDL Type] を [Auto] に設定していますが、MIG が開かず、次のようなエラー メッセージが表示されます。

The Design Entry field in the project settings are not supported by MIG. Using Verilog for Design Entry. You need to make this change in Xilinx Core Generator project setting.

この理由を教えてください。

ソリューション

MIG 3.3 では VHDL はサポートされません。 

ただし、IP カタログの [HDL Type] が [Auto] に設定されていれば、最上位 RTL ソースが VHDL であっても、MIG で Verilog バージョンの出力が生成され、VHDL 最上位にインスタンシエートできます。

この問題を回避するには、IP カタログの [HDL Type] を [Auto] ではなく [Verilog] に設定して、MIG IP コアを作成してください。

AR# 40619
日付 08/11/2014
ステータス アーカイブ
種類 一般
デバイス
  • Kintex-7
ツール
  • PlanAhead - 13.1
  • PlanAhead - 13.2
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