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AR# 40626

Spartan-6 FPGA Integrated Block for PCI Express - 配布されている Root Port Model を使用するとシミュレーション中に DRC エラーが発生する

説明

問題のあったバージョン : 1.1; v2.1
修正されたバージョンやその他の既知の問題は、(ザイリンクス アンサー 45702) を参照してください。

ISE 13.1 以降を使用して Root Port Model を使用したラッパーをシミュレーションすると、次のエラー メッセージが表示されます。

DRC Error : Value of POWER_SAVE[4] should be set to 1'b1 for instance board.RP.rport.pcie_2_0_i.pcie_gt_i.gtx_v6_i.GTXD[0].GTX of GTXE1.

ソリューション


このエラーは、Spartan-6 FPGA のエンドポイント ラッパーのシミュレーションで Virtex-6 FPGA Root Port Model が使用されるために発生します。この問題を修正するには gtx_wrapper_v6.v[hd] ファイルを変更します。このファイルは <core_name>/simulation/dsport というディレクトリにあります。

Verilog の場合の変更 :

.POWER_SAVE(10'bxxxx10xxxx),

上の内容を次のように変更します。

.POWER_SAVE(10'bxxxx11xxxx),

VHDL の場合の変更 :

POWER_SAVE => "xxxx10xxxx",

上の内容を次のように変更します。

POWER_SAVE => "xxxx11xxxx",


改訂履歴
2012/01/18 - アンサー 45072 に修正バージョン情報を追加
2011/03/01 - 初版

注記 : 「問題のあったバージョン」には問題が最初に発生したバージョンがリストされています。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。
AR# 40626
日付 01/06/2012
ステータス アクティブ
種類 ??????
デバイス
  • Spartan-6 LXT
ツール
  • ISE Design Suite - 13.1
IP
  • Spartan-6 FPGA Integrated Endpoint Block for PCI Express ( PCIe )
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