AR# 40629

LogiCORE IP Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題

説明


このアンサーは、ISE Design Suite 13.1 でリリースされた LogiCORE IP Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 のリリース ノートで、次の情報が記載されています。
  • 一般情報
  • 新機能
  • サポートされるデバイス
  • 修正点
  • 既知の問題

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、IP リリース ノート ガイド (
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf) を参照してください。

ソリューション


一般情報

CORE Generator ソフトウェアで生成されるものは次のとおりです。
  • Ten Gigabit Ethernet PCS/PMA (10GBASE-R) コア ネットリスト
  • Virtex-6 HXT FPGA をターゲットにしたサンプル デザイン HDL 最上位ファイルおよび関連 HDL ファイル
  • サンプル デザインを実行するためのデモ用テストベンチ
  • データシートおよびユーザー ガイドを含むドキュメンテーション ディレクトリ

新機能
  • ISE 13.1 ソフトウェアをサポート
サポートされるデバイス

  • Virtex-7
  • Kintex-7
  • Virtex-6 HXT (FF1154 パッケージは除外)

修正された問題



1) CR 553464- MDIO インターフェイスなしで生成されたコアの場合は『LogiCORE IP Ten Gigabit Ethernet PCS/PMA User Guide』(UG692)を参照。
http://japan.xilinx.com/support/documentation/ip_documentation/ten_gig_eth_pcs_pma_ug692.pdf
ステータス ベクター ビット [37:22] のテスト パターン エラー カウントをクリアにするには、表 5-27 の configuration_vector ビット 9 を使用してください。

2) CR 539060- 64b66b デコーダーがシミュレーションされていない場合、シミュレーション中、PCS ステータス 2 レジスター (3.33) からの読み出しで、BER カウンターのビット [13:8] に「XXXXXX」が返される場合があります。たとえば、GTH が PMA ループバックに配置されていて伝送無効が設定されている場合、この問題が発生する可能性があります。

3) CR 553899-シミュレーション中 PRBS31 テスト パターン生成とチェック、PMA ループバックが設定されているコアで、テスト パターン エラー カウント レジスター (PCS register 3.43) からの最初の読み出しで、すべて「x」 が介される可能性がある。このレジスタからの次の読み出しで実値が返されるはずです。

4) CR 547348- PCS リセット レジスター ビット (レジスター 3.0 ビット 15) が PCS ループバック イネーブル レジスター ビット (レジスター 3.0 ビット 14) およびテスト パターン エラー カウント レジスター (3.43) をクリアにしません。 これは IEEE 802.3-2008 仕様を満たしていません。

5) CR 555273- MDIO インターフェイスなしで生成されたコアの場合、configuration_vector ビット 9、138 および 139 を、status_vector の対応カウンタ値をクリアにするため、2 度トグルする必要がある可能性があります。エラー コンディションがなくなった後、status_vector アキュムレーターが完全にクリアになる前にいくつかのレイテンシが見られます。エラー コンディション削除した後、最終エラー カウントが累積する前に configuration_vector ビットをトグルすると、2 番目のトグルが実行されるまで関連 status_vector ビットでの値がゼロ以外になります。

6) CR 556253- タイミング シミュレーション エラー -インプリメンテーション ステップで xgmii_rx 出力ピンが、xgmii_rx_clk 出力に関連した出力に大きなスキューが出るような方法で配線されている可能性があります。テストベンチでは xgmii_rx_clk の立ち上がりエッジで xgmii_rx 出力がサンプルされ、このアライメントはシミュレーション RX データの不一致およびテストベンチのタイムアウトとして現れるはずです。これは、通常のピン配置インターフェイスではないものにピンを追加して作り出した情況ですが、コアで提供されている UCF ファイルに次の 2 行を追加すると、XGMII_RX 出力のスキューを制限し、問題を避けることができます。
NET "*xgmii_rxc*" MAXDELAY = 4000ps;
NET "*xgmii_rxd*" MAXDELAY = 4000ps;
また、出力レジスターのバンクを xgmii_rx 出力へに追加し、これらのレジスターに IOB=TRUE 属性を設定する方法もあります。xgmii_rx 出力がテストベンチでサンプルされる xgmii_rx_clk エッジの極性を変更する必要がある場合もあります。

7) CR553078- (Verilog デザインのみ)
ファイル /example_design/gth/v6gth_wrapper_quad.v の 196 行目が間違っています。これは、次のように記述してください。

// synthesis attribute shreg_extract of rx_sync_reset0_r is no;
これにより、XST で元のコードが解析されないことを示す警告メッセージは表示されなくなり、リセット シンクロナイザーに SRL は使用されなくなります。


既知の問題
(ザイリンクス アンサー 40897) - LogiCORE IP - ModelSim 6.6c の論理またはタイミング シミュレーションで X 値が見られる
(ザイリンクス アンサー 40555) - LogiCORE IP Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 - 7 シリーズ デバイスをターゲットにしている場合、タイミング エラーが発生する
(ザイリンクス アンサー 42675) - LogiCORE IP Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 - 7-Series Transceiver Wrapper - ISE 13.2 ソフトウェアでの GTX ポート名の変更
(ザイリンクス アンサー 42849) - Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 - Virtex-7 または Kintex-7 デバイスをターゲットにするとデザイン例が BitGen でエラーになる

(ザイリンクス アンサー 43703) - Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 - GTH ラッパー ファイルの RXBUFRESET 初期化シーケンスと BUFFER_CONFIG_LANEx 属性値のアップデート

アンサー レコード リファレンス

サブアンサー レコード

AR# 40629
日付 05/20/2012
ステータス アクティブ
種類 リリース ノート
IP