説明

• 新機能
• サポートされるデバイス
• 修正点
• 既知の問題

ソリューション

• 13.1/13.2/13.3 ISE Design Suite をサポート

• Kintex-7 XC
• Virtex-7 XC
• Spartan-6 XQ LX/LXT
• Virtex-5 XQ LXT/FXT/SXT
• Virtex-6 XQ LXT/SXT
• Spartan-6 XC LXT
• Virtex-4 XC FX
• Virtex-5 XC LXT/FXT/SXT/TXT
• Virtex-6 XC CXT/LXT/HXT/SXT
• Virtex-6L XC LXTL/SXTL

• (ザイリンクス アンサー 39492) - LogiCORE IP XAUI - GTX トランシーバーの Delay Aligner のエラッタおよび回避策
• (ザイリンクス アンサー 35591) - Spartan-6 FPGA GTP Transceiver Wizard - tx_sync モジュールの待機時間が正しくない

• (ザイリンクス アンサー 40897) - LogiCORE IP - ModelSim 6.6c の論理またはタイミング シミュレーションで X 値が見られる
• (ザイリンクス アンサー 35241) -LogiCORE IP XAUI v9.2 - Virtex-5 FPGA デザイン例のタイミング シミュレーションでタイムアウトが発生する
• (ザイリンクス アンサー 24678) - Virtex-4 FPGA GT11 SmartModel シミュレーション - SimPrim のタイミング シミュレーションで TX シリアル出力にスキューが発生する
• (ザイリンクス アンサー 42673) - LogiCORE IP XAUI v10.1、7 シリーズ トランシーバー ラッパー - ISE 13.2 ソフトウェアでの GTX ポート名の変更/13.3
• (ザイリンクス アンサー 42850) - RXAUI v2.1 および XAUI v10.1 - Virtex-7 または Kintex-7 デバイスをターゲットにするとサンプル デザインが BitGen でエラーになる
• (ザイリンクス アンサー 42842) - 7 シリーズ GTX トランシーバー - PLLREFCLK のポート定義変更が原因で ISEDesign Suite 13.1 でシミュレーションがエラーになる
• (ザイリンクス アンサー 44392) - LogiCORE IP XAUI v10.1、Kintex-7/Virtex-7 - PLL がロックされるまで GTRXRESET ピンをアサートする必要がある
• (ザイリンクス アンサー 43482) - 7 シリーズ GTX トランシーバー - コンフィギュレーション時のリセット要件
• (ザイリンクス アンサー 44858) LogiCORE IP XAUI v10.1 - ISE Design Suite 13.2/13.3 での 7 シリーズ デバイスのラッパーで GTn_RXCDRRESET および GTn_RXBUFRESET ポートの接続変更
• (ザイリンクス アンサー 44860) LogiCORE IP XAUI v10.1 - 7 シリーズ IES デバイスにコアをインプリメントするために必要な変更
  

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