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AR# 40637

Virtex-6 FPGA Integrated Block for PCI Express - 配布されている Root Port Model を使用するとシミュレーション中に DRC エラーが発生する

説明

問題のあったバージョン : v2.2, v1.4
修正されたバージョンやその他の既知の問題は、(ザイリンクス アンサー 45723) を参照してください。

ISE 13.1 以降を使用して Root Port Model を使用したラッパーをシミュレーションすると、次のエラー メッセージが表示されます。

DRC Error : Value of POWER_SAVE[4] should be set to 1'b1 for instance board.RP.rport.pcie_2_0_i.pcie_gt_i.gtx_v6_i.GTXD[0].GTX of GTXE1.

ソリューション


このエラーは、(Xilinx Answer 39456) にある Virtex-6 GTX の回避策に沿うようにするため ISE 13.1 で追加された新しい DRC チェックが原因で発生します。古いバージョンのコアを使用している場合、この回避策をインプリメントする必要があります。ISE 13.1 でこの回避策をインプリメントすると、この DRC エラーは発生しなくなります。

ISE 13.1 を使用している場合、AXI-Streaming インターフェイスの v2.3 またはそれ以降のバージョン、レガシー TRN インターフェイス ラッパーの v1.7 またはそれ以降のバージョンでは、この問題は修正されています。

改訂履歴
2012/01/18 - アンサー 45072 に修正バージョン情報を追加
2011/03/01 - 初版



注記 : 「問題のあるバージョン」には問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

アンサー レコード リファレンス

マスター アンサー レコード

AR# 40637
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LXT
  • Virtex-6 SXT
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
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