2. サポート
  3. AR# 40687: パッケージ ソリューション センター

パッケージ ソリューション センター

パッケージ ソリューション センターには、パッケージに関する質問が集められています。

パーツの選択、レイアウトおよび設計の注意事項、アセンブリ プロセスなどに関して、パッケージ ソリューション センターから情報を入手してください。

ザイリンクス アラート通知のプリファレンスは、次のサイトから変更できます。

http://japan.xilinx.com/support/myalerts

デザイン アシスタント

パッケージ デザイン アシスタント


パッケージ デザイン アシスタントは、プロセスのさまざまな工程、パーツやパッケージの選択、ボード レイアウトに対する設計上の注意事項、アセンブリーでの疑問点などに関するパッケージ関連情報をまとめたものです。

注記 : このアンサーは、ザイリンクス パッケージ ソリューション センター (ザイリンクス アンサー 40687) から抜粋したものです。 ザイリンクス パッケージ ソリューション センターには、パッケージに関するすべての質問と回答が記述されています。

まず、疑問のある、またはコンフィギュレーションに関する問題をトラブルシュートするデザイン段階を選択します。これでデザインを進めていくのに必要な情報が表示されるようになります。

(ザイリンクス アンサー 40691) パッケージの選択および注文 : パッケージのマークについての詳細が説明されているだけでなく、材料表示、ステッピングの説明、デバイス別のパッケージに関する FAQ などがここに記載されています。
(ザイリンクス アンサー 40690) レイアウトおよびデザインの注意事項 : 温度、ヒート シンクの選択、パッケージのフライト タイムなどの問題が詳しく説明されています。
(ザイリンクス アンサー 40689) アセンブリー プロセス : デバイスの信頼性データ、湿度データなどが説明されています。

資料

パッケージ ソリューション センター - 資料


ザイリンクス パッケージ ソリューションを使用する際は、次の資料を参照してください。

注記 : このアンサーは、ザイリンクス パッケージ ソリューション センター (ザイリンクス アンサー 40687) から抜粋したものです。 パッケージ ソリューション センターには、パッケージに関するすべての質問と回答が記述されています。


一般的なパッケージ ソリューション

Virtex-6

Spartan-6

デザイン アドバイザリ

Virtex-6 FPGA のデザイン アドバイザリのマスター アンサー

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。

このアンサーでは、Virtex-6 FPGA および Virtex-6 FPGA デザインに影響する問題のデザイン アドバイザリをリストします。


2021 年 3 月 8 日のデザイン アドバイザリ

04/07/2021(Xilinx Answer 76171)デザイン アドバイザリ: フィールド システム用の独自のキーを生成して、開発ツールにそれらのキーを使用することを推奨セキュリティ



2020 年 4 月 20 日のデザイン アドバイザリ

2020/04/15(Xilinx Answer 73541)7 シリーズ/Virtex-6 FPGA のデザイン アドバイザリ: ビットストリーム暗号化の脆弱性セキュリティ

2013 年 4 月 8 日のデザイン アドバイザリ:

2013/04/05(Xilinx Answer 45166)アップデート: Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリで RX_P1_CTRL 属性値をアップデート

 

2012 年 8 月 13 日のデザイン アドバイザリ:

2012/08/15(Xilinx Answer 51145)14.2 iMPACT のデザイン アドバイザリ - Virtex-6 で Indirect プログラムを使用すると警告メッセージなしにツールが停止する


2012 年 5 月 21 日のデザイン アドバイザリ:

2012/05/17(Xilinx Answer 47938)Virtex-6 FPGA のデザイン アドバイザリ - OPAD Tioop/Tiotp を使用するデザインのタイミング解析を実行し直す必要がある

 

2012 年 2 月 13 日のデザイン アドバイザリ:

2012/01/25(Xilinx Answer 42444) のアップデートVirtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用するデザインのタイミング解析を実行し直す必要がある

 

2012 年 1 月 16 日のデザイン アドバイザリ:

2012/01/13(Xilinx Answer 45166)Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - 起動時に多数のエラーが発生し、RXRECCLK がトグルしない

 

2011 年 12 月 19 日のデザイン アドバイザリ:

2011/12/13(Xilinx Answer 43591)アップデート: Virtex-6 FPGA GTH トランシーバーの RXBUFRESET 関連の初期化シーケンスおよび BUFFER_CONFIG_LANEx の問題に関するデザイン アドバイザリに ES シリコンの修正情報を追加

2011 年 11 月 21 日のデザイン アドバイザリ:

2011/11/21(Xilinx Answer 44174)スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ

 

2011 年 9 月 19 日のデザイン アドバイザリ

2011/09/19(Xilinx Answer 43829)Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - x4 モードでラッパーの RXBUFRESET 接続が正しくない

 

2011 年 8 月 22 日のデザイン アドバイザリ

2011/08/22(Xilinx Answer 43591)Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RXBUFRESET 関連の初期化シーケンスと BUFFER_CONFIG_LANEx の問題を回避するために必要なアップデート

 

2011 年 8 月 8 日のデザイン アドバイザリ

2011/08/08(Xilinx Answer 43346)Virtex-6 GTH のデザイン アドバイザリ - リタイマーのない 10G+ 光学インターフェイス (例: SFP+ および QSFP) に対する推奨事項
2011/08/08(Xilinx Answer 42682)Virtex-6、13.x iMPACT のデザイン アドバイザリ - JTAG チェーンにターゲット FPGA 以外のデバイスが含まれていると、eFUSE のキー プログラムが正しくなくなる

 

2011 年 7 月 11 日のデザイン アドバイザリ

2011/07/08(Xilinx Answer 42444)Virtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用するデザインのタイミング解析を実行し直す必要がある
2011/07/07(Xilinx Answer 41821)Virtex-6 FPGA のデザイン アドバイザリ - BitGen Option -g Next_Config_Addr: デフォルト値の変更
2011/07/07(Xilinx Answer 41099)Virtex-6 FPGA のデザイン アドバイザリ - 同期 FIFO を RDCLK/WRCLK に同期してリセットする必要がある

 

2011 年 7 月 6 日のデザイン アドバイザリ

2011/07/01(Xilinx Answer 42444)Virtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K FIFO を使用するデザインのタイミング解析を実行し直す必要がある
2011/06/30(Xilinx Answer 42682)Virtex-6、13.x iMPACT のデザイン アドバイザリ - JTAG チェーンにターゲット FPGA 以外のデバイスが含まれていると、eFUSE のキー プログラムが正しくなくなる
2011/04/11(Xilinx Answer 41099)Virtex-6 FPGA のデザイン アドバイザリ - 同期 FIFO を RDCLK/WRCLK に同期してリセットする必要がある

 

2011 年 3 月 21 日のデザイン アドバイザリ

2011/03/18(Xilinx Answer 40885)アップデート: Virtex-6 FPGA プロダクション GTH トランシーバーのデザイン アドバイザリに GTH TXUSERCLKOUT/RXUSERCLKOUT の動作ガイドラインを追加

 

2011 年 3 月 7 日のデザイン アドバイザリ

2011/03/04(Xilinx Answer 40885)Virtex-6 FPGA 製品 GTH トランシーバーのデザイン アドバイザリ

 

2010 年 10 月 18 日のデザイン アドバイザリ

2010/10/11(Xilinx Answer 38132)Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件
2010/10/11(Xilinx Answer 38133)Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315 MHz を超える場合の DIVCLK_DIVIDE 値の制限
2010/09/27(Xilinx Answer 38134)Virtex-6 コンフィギュレーション - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない
2010/09/07(Xilinx Answer 36642)Virtex-6 システム モニター - 最大 DCLK 周波数を 80 MHz に変更

 

2010 年 8 月 30 日のデザイン アドバイザリ

2010/08/27(Xilinx Answer 37667)Virtex-6 FPGA -1L インダストリアル グレードの Vccint 仕様の変更

 

2010 年 3 月 22 日のデザイン アドバイザリ

2010/03/19(Xilinx Answer 34859)Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複
2010/02/11(Xilinx Answer 33849)Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値
2010/01/22(Xilinx Answer 34164)Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり

 

改訂履歴


Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45166 Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RX_P1_CTRL 属性が正しくないと RX ビヘイビアに問題が発生することがある N/A N/A
43829 Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - x4 モードでラッパーの RXBUFRESET が不正に接続される N/A N/A
42444 デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある N/A N/A
41821 Virtex-6 のデザイン アドバイザリ - BitGen オプションの変更により、13.1 では問題が発生しなかったのに 13.2 で生成した BIT ファイルではコンフィギュレーション エラーが発生する N/A N/A
41099 Virtex-6 FPGA のデザイン アドバイザリ - 同期FIFO は RDCLK/WRCLK に同期してリセットする必要がある N/A N/A
38134 Virtex-6 コンフィギュレーションのデザイン アドバイザリ - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない N/A N/A
38133 Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315MHz を超える場合の DIVCLK_DIVIDE 値の制限 N/A N/A
38132 Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件 N/A N/A
37667 Virtex-6 FPGA -1L インダストリアル グレードの Vccint 仕様の変更 N/A N/A
34859 Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複 N/A N/A
47938 Virtex-6 FPGA の 14.1 タイミング解析に関するデザイン アドバイザリ - OFFSET OUT および FROM:TO 制約の解析で Tioop/Tiotp 値が増加する N/A N/A
44174 スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ N/A N/A
33849 Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値 N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり N/A N/A
51145 デザイン アドバイザリ - 14.2 iMPACT - Virtex-6 で Indirect プログラムを使用すると警告メッセージなしにツールが停止する N/A N/A

Spartan-6 FPGA のデザイン アドバイザリのマスター アンサー

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響する重要な問題に対して作成され、ザイリンクス アラート通知システムに含められます。このアンサーには、Spartan-6 FPGA 製品に関するデザイン アドバイザリをリストします。

Spartan-6 FPGA のすべての既知の問題のリストは、ISE Design Suite 13.x に関するものは (ザイリンクス アンサー 40000)、ISE Design Suite 12.x に関するものは (ザイリンクス アンサー 35180) を参照してください。

2013 年 6 月 19 日のデザイン アドバイザリ
2013/06/13 - (ザイリンクス アンサー 56363) - Spartan-6 FPGA のデザイン アドバイザリ - デバイスがコンフィギュレーションされるとピンの値が反転して JTAG バウンダリ スキャン テストがエラーになる

2013 年 6 月 10 日のデザイン アドバイザリ
2013/06/06 - (ザイリンクス アンサー 56113) - Spartan-6 BUFIO2 のデザイン アドバイザリ - DIVIDE = 2 の問題

2013 年 4 月 2 日のデザイン アドバイザリ
2013/03/28 - (ザイリンクス アンサー 55037) - Spartan-3A および Spartan-6 のデザイン アドバイザリ : SelectMAP コンフィギュレーション後に Readback CRC がイネーブルになり、ABORT がトリガーされると、スプリアス エラーが発生することがある

2012 年 11 月 19 日のデザイン アドバイザリ
2012/11/15 - (ザイリンクス アンサー 52716) - Spartan-6 FPGA のデザイン アドバイザリ - SEM_IP または POST_CRC のコンフィギュレーション リードバックによって配電ネットワークでノイズが発生し、SelectIO および GTP インターフェイスが影響を受ける

2012 年 2 月 13 日のデザイン アドバイザリ
2012/02/10 - (ザイリンクス アンサー 46141) - Spartan-6 のデザイン アドバイザリ - PLL CLKOUT3 の位相シフトの誤り

2011 年 12 月 12 日のデザイン アドバイザリ
2011/12/05 - (ザイリンクス アンサー 45011) - Spartan-6 のデザイン アドバイザリ - BUFPLL LOCK 出力がバンク 2 で常に High になる

2011 年 11 月 21 日のデザイン アドバイザリ
2011/11/21 - (ザイリンクス アンサー 44174) - スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ

2011 年 11 月 7 日のデザイン アドバイザリ
2011/11/07 - (ザイリンクス アンサー 44192) - Spartan-6 FPGA スピード ファイルのデザイン アドバイザリ - 低消費電力 -1L デバイスのブロック RAM fMAX のアップデート
2011/11/07 - (ザイリンクス アンサー 44193) - Spartan-6 FPGA スピード ファイルのデザイン アドバイザリ - DCM 位相アライメントに関するアップデート

2011 年 9 月 26 日のデザイン アドバイザリ
2011/09/26 - (ザイリンクス アンサー 44192) - Spartan-6 FPGA スピード ファイルのデザイン アドバイザリ - 低消費電力 -1L デバイスのブロック RAM fMAX のアップデート
2011/09/26 - (ザイリンクス アンサー 44193) - Spartan-6 FPGA スピード ファイルのデザイン アドバイザリ - DCM 位相アライメントに関するアップデート

2011 年 7 月 11 日のデザイン アドバイザリ
2011/07/07 - (ザイリンクス アンサー 39999) - Spartan-6 のデザイン アドバイザリ - 9K ブロック RAM の初期化サポート

2011 年 4 月 18 日のデザイン アドバイザリ
2011/04/18 - (ザイリンクス アンサー 41520) - Spartan-6 MCB のデザイン アドバイザリ - 最大 DDR3 データ レートを達成するため VCCINT の制限を削除
2011/04/18 - (ザイリンクス アンサー 41083) - Spartan-6 IODELAY2 - 新しいマスク リビジョン シリコンの IODELAY2 データ レートおよび対応ビット エラー レート

2011 年 4 月 4 日のデザイン アドバイザリ
2011/04/04 - (ザイリンクス アンサー 41356) - 低消費電力 Spartan-6 -1L スピード グレードのデザイン アドバイザリ - IODELAY2 のサポートがタップ 0 に制限される

2011 年 3 月 1 日のデザイン アドバイザリ
2011/03/01 - (ザイリンクス アンサー 40387) Spartan-6 コンフィギュレーション - コンフィギュレーションの終わりに GCLK0 入力にグリッチが発生する
2011/02/23 - (ザイリンクス アンサー 40818) Spartan-6 SelectIO のデザイン アドバイザリ - Spartan-6 FPGA の入力に対して BitGen で INTERM_XX がオンにならない

2010 年 12 月 13 日のデザイン アドバイザリ
2010/12/13 - (ザイリンクス アンサー 39582) Spartan-6 デザイン アドバイザリ - POST_CONFIG_CRC を使用する場合、INIT_B ピンはユーザー I/O にできない

2010 年 11 月 15 日のデザイン アドバイザリ
2010/11/11 - (ザイリンクス アンサー 38733) Spartan-6 - LX100/LX100T SMAP x16 CCLK 最大周波数の削減

2010 年 10 月 18 日のデザイン アドバイザリ
2010/10/13 - (ザイリンクス アンサー 38408) Spartan-6 デザイン アドバイザリ - IODELAY2 でエッジ遅延が早すぎたり遅すぎる、またはシングル データ ビットが破損する
10/14/2010 - (ザイリンクス アンサー 35881) 12.2 タイミング/Spartan6 デザイン アドバイザリ - DRAM/RAMB インスタンスが PERIOD/FROM:TO 制約で解析されていない (TNM を使用したタイムグループに追加されない)

2010 年 7 月 19 日のデザイン アドバイザリ
2010/07/19 - (ザイリンクス アンサー 35237) Spartan-6 FPGA GTP トランシーバーのデザイン アドバイザリ - SelectIO から GTP へのクロストーク/SSO ガイドライン

2010 年 6 月 14 日のデザイン アドバイザリ
2010/06/14 - (ザイリンクス アンサー 35978) MIG Spartan-6 MCB のデザイン アドバイザリ - ハードウェアで READ バーストの最後のワードでエラーが発生する - すべての MCB デザインでビットストリームのアップデートが必要
2010/06/14 - (ザイリンクス アンサー 35976) MIG Spartan-6 MCB のデザイン アドバイザリ - デザインがリセット状態から再開せず、再動作させるには電源サイクルが必要となる - ソフトウェア/ IP アップデートが必要)
2010/06/14 - (ザイリンクス アンサー 35818) Spartan-6 FPGA デザイン アドバイザリ - DDR2 および DDR3 インターフェイスのメモリ コントローラー ブロック (MCB) パフォーマンスの変更

2010 年 4 月 26 日のデザイン アドバイザリ
2010/04/20 (ザイリンクス アンサー 35237) Spartan-6 FPGA GTP トランシーバーのデザイン アドバイザリ - SelectIO から GTP へのクロストーク/SSO ガイドライン

2010 年 3 月 29 日のデザイン アドバイザリ
2010/3/25 (ザイリンクス アンサー 34712) Spartan-6 FPGA ブロック RAM のデザイン アドバイザリ - 9K Simple Dual Port (SDP) ブロック RAM の初期化が不正になる

2010 年 3 月 22 日のデザイン アドバイザリ
2010/03/19 (ザイリンクス アンサー 34541)Spartan-6 FPGA ブロック RAM デザイン アドバイザリ - 9K ブロック RAM の Simple Dual Port (SDP) のデータ幅制限
2010/03/19 (ザイリンクス アンサー 34533) Spartan-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複

改訂履歴

2013/06/14 - アンサー 56363 を追加
2013/06/06 - アンサー 56113 を追加
2013/03/28 - アンサー 55037 を追加
2012/11/15 - アンサー 52716 を追加
2012/02/10 - アンサー 46141 を追加
2011/12/12 - アンサー 44174 のタイトルをアップデート
2011/12/05 - アンサー 45011 を追加
2011/11/21 - アンサー 44174 を追加
2011/11/07 - アンサー 44192 および 44193 をアップデート
2011/09/26 - アンサー 44192 および 44193 を追加
2011/07/15 - フォーマットを多少変更
2011/07/11 - アンサー 39999 を追加
2011/04/18 - アンサー 41520 および 41083 を追加、ISE ツール 13.1 既知の問題へのリンクをアンサー 40000 に追加
2011/04/04 - アンサー 41356 を追加
2011/03/01 - アンサー 40387 および 40818 を追加
2010/12/13 - アンサー 39582 を追加
2010/11/15 - アンサー 38733 を追加
2010/10/15 - アンサー 38408 および 35881 を追加
2010/07/16 - アンサー 35237 を追加
2010/06/14 - アンサー 35978、35976、35818 を追加
2010/05/24 - ISE ツール 12.1 既知の問題のアンサー 35180 を追加
2010/04/26 - アンサー 35237 を追加
2010/03/25 - アンサー 34712 を追加
2010/03/24 - フォーマットを多少変更
2010/03/22 - 初版、アンサー 34541 および 34533


Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45011 Spartan-6 のデザイン アドバイザリ - BUFPLL LOCK 出力がバンク 2 で常に High になる N/A N/A
41356 低電力 Spartan-6 -1L スピード グレードのデザイン アドバイザリ - IODELAY2 のサポートがタップ 0 に制限される N/A N/A
41083 Spartan-6 IODELAY2 のデザイン アドバイザリ - 新しいマスク リビジョン シリコンの IODELAY2 データ レートおよび対応ビット エラー レート N/A N/A
39999 Spartan-6 FPGA のデザイン アドバイザリ - 9K ブロック RAM の初期化サポート N/A N/A
39582 Spartan-6 のデザイン アドバイザリ - POST_CONFIG_CRC を使用する場合は INIT_B ピンをユーザー I/O として使用できない N/A N/A
38733 Spartan-6 のデザイン アドバイザリ - LX100/LX100T SMAP x16 CCLK 最大周波数の削減 N/A N/A
38408 Spartan-6 のデザイン アドバイザリ - IODELAY2 のエッジ遅延が早い/遅い、またはシングル データ ビットが破損する N/A N/A
35881 12.2 タイミング/Spartan6 のデザイン アドバイザリ - DRAM/RAMB インスタンスが PERIOD/FROM:TO 制約で解析されていない (TNM を使用したタイムグループに追加されない) N/A N/A
34712 Spartan-6 FPGA ブロック RAM のデザイン アドバイザリ - 9K Simple Dual Port (SDP) ブロック RAM の初期化が不正になる N/A N/A
40818 Spartan-6 SelectIO のデザイン アドバイザリ - Spartan-6 FPGA の入力に対して BitGen で INTERM_XX がオンにならない N/A N/A
40387 Spartan-6 コンフィギュレーションのデザイン アドバイザリ - コンフィギュレーションの最後に GCLK0 入力にグリッチが発生する N/A N/A
44174 スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ N/A N/A
41520 Spartan-6 MCB のデザイン アドバイザリ - 最大 DDR3 データ レートを達成するための VCCINT の制限を削除 N/A N/A
35818 Spartan-6 FPGA のデザイン アドバイザリ - DDR2 インターフェイスのメモリ コントローラー ブロック (MCB) のパフォーマンス変更 N/A N/A
34533 Spartan-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複 N/A N/A
34541 Spartan-6 FPGA ブロック RAM デザイン アドバイザリ - 9K ブロック RAM の Simple Dual Port (SDP) のデータ幅制限 N/A N/A
55037 Spartan-3A および Spartan-6 のデザイン アドバイザリ - SelectMAP コンフィギュレーション後、Readback CRC がイネーブルになり、ABORT がトリガーされると、Readback CRC で不要波エラーが検出されることがある N/A N/A
56113 Spartan-6 BUFIO2 のデザイン アドバイザリ - DIVIDE = 2 の問題 N/A N/A
56363 Spartan-6 FPGA のデザイン アドバイザリ - デバイスがコンフィギュレーションされるとピンの値が反転して JTAG バウンダリ スキャン テストがエラーになる N/A N/A