説明

Memory Controller は標準動作中に ODT、CKE、RESET 信号を駆動し、初期化中に Low を駆動します。

ただし、DDR、DDR2 および DDR3 のメモリ規格に準拠するには GND に接続されている 4.7Kオームの抵抗を使用したプルダウンがまだ必要です。

注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。

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ソリューション

DDR3 仕様で定義されるパワーアップ初期化シーケンスによれば、RESET# は電源投入時に Low になっていることが推奨されます。 

FPGA のコンフィギュレーション中 (RESET が Low に駆動できるようになる前) にこれが確実に実行されるようにするには、GND へのプルダウンが推奨されます。 

DDR2 仕様で定義されているパワーアップ初期化シーケンスによれば、CKE および ODT は電源投入中には Low になっている必要があります。

FPGA のコンフィギュレーション中 (CKE および ODT が Low に駆動できるようになる前) にこれらが確実に実行されるようにするには、GND へのプルダウンが必要です。 

DDR 仕様で定義されているパワーアップ初期化シーケンスによれば、CKE は電源投入中は Low に保持される必要があります。 

FPGA のコンフィギュレーション中 (CKE が Low に駆動できるようになる前) にこれが確実に実行されるようにするには、GND へのプルダウンが必要です。 

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