分割された内部終端でインプリメントされている入力を使用した Spartan-6 FPGA デザインで (UNTUNED_SPLIT_XX で XX には 25、50、75 が入る)、内部終端がハードウェアで有効になっていないことが発覚しました。有効になっていないと次のような点が見られます。
この問題は双方向信号には影響しないので、MIG/メモリ インターフェイス ベースのデザインは通常影響を受けません。
ソフトウェアのバージョンが 13.2 以前の場合、トライステート制御が恒久的に High に設定されている信号を双方向に指定することで (出力はディスエーブル)、この終端を有効にすることができます。
注記 : 最適化で入力に戻らないようにするため必ず保存制約を使用する必要があります。
この問題は ISE 13.3 で修正されています。このバージョンにアップグレードしてください。13.3 以降のバージョンではこの問題は発生しません。
追加注記 :
IN_TERM 属性は IOSTANDARD によって異なるので、この問題は多くの規格で発生しますが、もっともよく問題が見られると予想されるのは SSTL、HSTL、LVCMOS 規格です。
この問題は BitGen のみに発生するもので、インプリメンテーション プロセス中、IN_TERM は正しく有効になっています。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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34856 | Spartan-6 FPGA のデザイン アドバイザリのマスター アンサー | N/A | N/A |
50932 | ザイリンクス SelectIO ソリューション センター - デザイン アドバイザリ | N/A | N/A |
AR# 40818 | |
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日付 | 01/06/2016 |
ステータス | アクティブ |
種類 | デザイン アドバイザリ |
デバイス |