タイミング解析ソリューション センターには、ザイリンクスのタイミング解析ツールに関する問題を解決するのに役立つ情報が掲載されています。
このソリューション センターでは、ツールの使用方法や問題をトラブルシュートするための推奨事項などの情報を提供します。
タイミング解析の一般的なリソース
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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47938 | Virtex-6 FPGA の 14.1 タイミング解析に関するデザイン アドバイザリ - OFFSET OUT および FROM:TO 制約の解析で Tioop/Tiotp 値が増加する | N/A | N/A |
42444 | デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある | N/A | N/A |
54230 | Spartan3a/Spartan3an/Spartan3e/Virtex4/Virtex5/6 シリーズ/7 シリーズでの 14.x タイミング解析のデザイン アドバイザリ - ホールド違反が原因でタイミング スコアが上がる | N/A | N/A |
54246 | 7 シリーズの Vivado タイミング解析のデザイン アドバイザリ (2013.3 以前のバージョン) - 7 シリーズのタイミング解析には Vivado Design Suite 2012.4 が必要 | N/A | N/A |