UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 40880

FIFO Generator v8.1 - FIFO は問題なく機能しているが、rd_data_count は予期動作をせず、wr_data_count は期待していたものと一致しない

説明

FIFO は問題なく機能しているのですが、rd_data_count は予期したとおりの動作をしません。

データ ワードが 1 つ書き込まれるたびに 2 ずつカウントアップし、データ ワードが 1 つ読み出されるたびに 1 ずつカウントダウンするものと予想していました。

また、空の FIFO に書き込むときは、このカウンターは最初の書き込みの後しばらくして 1 ずつカウントダウンをし、FWFT 動作を反映させるべきです。

しかし、そうではなく、最初の読み出しが書き込み側のデータ幅で行われたかのように、2 ずつカウントダウンします。

FIFO 内部での実際の動作はこのようになっているようで、実際の FIFO の後にポートサイズ調整が追加されています。

ソリューション

これは、FIFO Generatorコアの予期動作です。

正確なデータ カウント動作を得るには、[Use Extra Logic] オプションをオンにする必要があります。
AR# 40880
日付 09/10/2014
ステータス アクティブ
種類 一般
IP
  • FIFO Generator
このページをブックマークに追加