AR# 40902
|Virtex-6 FPGA GTH トランシーバー - 製品 HXT のアップデート、属性および初期化シーケンス
説明
このアンサーでは、Virtex-6 GTH トランシーバーの Production デバイスの属性および初期化シーケンスについて説明します。ソリューション
1. プロダクション シリコンの属性アップデート :
プロダクション シリコンの GTH ラッパーでアップデートする必要のある属性およびポートは次のとおりです。
属性 |
値 |
||||||
PLL_CFG0[15:6] |
27Fh(1) |
||||||
PLL_CFG1 |
81C0h |
||||||
DLL_CFG0 |
8202h |
||||||
MISC_CFG |
0008h |
||||||
RX_CFG0_LANE<n> |
0500h |
||||||
RX_CFG1_LANE<n> |
821Fh |
||||||
| RX_CFG2_LANE<n> |
1001h |
||||||
RX_CTLE_CTRL_LANE<n> |
[7:4] = ctle_peak
ctle_peak はチャネル損失の関数
Nyquist 周波数での各 0.5dB のチャネル損失に対し ctle_peak (10 進数) = 3 + 1 コード
デフォルト : 008Fh (2.5dB のチャネル損失があると仮定) |
||||||
RX_CDR_CTRL1_LANE<n> |
4200h |
||||||
RX_PI_CTRL0 |
D2F0h |
||||||
TERM_CTRL_LANE<n> |
5007h |
||||||
TX_CFG0_LANE<n> |
203Dh |
||||||
TX_PREEMPH_LANE<n> |
[7:4] = post_cursor [3:0] = pre_cursor pre/post_cursor 設定はチャネルによって異なる デフォルト : 00A1h |
||||||
PCS_MISC_CFG_0_LANE<n> |
TXRATE = 2'b00 の場合 1116h TXRATE = 2'b01 の場合 1117h |
||||||
LANE_PWR_CTRL_LANE<n> |
0400h |
||||||
RX_LOOP_CTRL_LANE<n> |
007Fh |
||||||
| RX_AEQ_VAL0_LANE<n> |
03C0h |
||||||
RX_AEQ_VAL1_LANE<n> |
0000h
AUTO モードで DFE を設定 |
||||||
RX_AGC_CTRL_LANE<n> |
[15:6]: 予約。10'h0 に固定 次の推奨設定はチャネル差動挿入損失が 8dB より少ないと仮定した場合のものです。
(*) 許容可能な BER が受信できない場合は、フル範囲設定を使用してください。 ほとんどの場合、GTH は最短で動作し、450mV pkpk よりも大きなスイングが予測されます。 これが AGC がデフォルトの自動モード (デフォルト : 0000h) に設定される理由です。 |
||||||
| TX_CFG1_LANE<n> | 0F00h | ||||||
| TX_CLK_SEL1_LANE<n> | 2121h | ||||||
| TX_CFG2_LANE<n> | TXRATE = 2'b00 の場合 は 0081h TXRATE がほかの値の場合は 0001h |
注記 :
- Bits [5:0] は GTH 区画の PLL のフィードバック除算器を示し、これは GTH のユーザー ガイド (UG371) の推奨事項に沿って設定する必要があります。詳細は、一般プロトコルの PLL 設定のセクションを参照してください。
| 属性 | PMA ループバック | その他のモード (デフォルト) |
PMA_LPBK_CTRL_LANE<n>[1:0] |
2'b10 |
2'b00 |
| SLICE_CFG | 0003h |
0000h |
| LANE_AMON_SEL | 0100h | 00F0h |
上記のプロダクション シリコンの属性およびポートのアップデートは、ISE Design Suite 13.1 アップデートで公式にリリースされた Virtex-6 FPGA GTH Transceiver Wizard v1.8 で元々生成されます。
これらの属性設定はプロダクション デバイス専用のもので、ES デバイスに対するものではないので注意してください。プロダクション デバイスのビットストリームは ES デバイスでは使用できません。その逆も同じです。
2. プロダクション シリコンのアップデートされた初期化シーケンス
次のタイミング図は、電源投入後または GTHRESET のトランシーバへの送信後の初期化シーケンスを示しています。
ウィザードで生成されたプロダクション シリコンの早期バージョンの初期化コードは、次のリンク先を参照してください。
これは ISE Design Suite 13.1 アップデートで公式にリリースされている Virtex-6 FPGA GTH Transceiver Wizard v1.8 で生成されています。
コード :
Verilog : v6_gthwizard_v1_6_gth_reset.v
アンサー レコード リファレンス
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| AR# 40902 | |
|---|---|
| 日付 | 03/26/2015 |
| ステータス | アクティブ |
| 種類 | 一般 |
| デバイス | |