UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 40909

7 Series FPGA Integrated Block v1.1 for PCI Express - 提供されたデザイン例を用いるシミュレーションのリンク アップに時間がかかりすぎる

説明

提供されたデザイン例を使用すると、7 Series Integrated Block Wrapper での割り当てミスによってシミュレーションでのリンクアップに約 75 マイクロ秒かかります。

ソリューション


ラッパーが生成したソース ディレクトリにある pcie_gtx_7x.v ファイルを修正することで、リンク アップ時間を約 35 マイクロ秒に短縮できます。



assign phy_rdy_n = !(&plllkdet[NO_OF_LANES-1:0] & clock_locked);

上記の行を次のように変更してください。
assign phy_rdy_n = (&phystatus_rst[NO_OF_LANES-1:0] & clock_locked);

改訂履歴
03/10/2011 - 初版リリース
AR# 40909
日付 05/16/2012
ステータス アクティブ
種類 既知の問題
このページをブックマークに追加