AR# 40920

Virtex-6 - 13.x ツールでの Virtex-6 FPGA に関する既知の問題

説明

このアンサーでは、ISE Design Suite 13 で Virtex-6 FPGA ファミリを使用する場合の既知の問題を示します。

ソリューション


次に、ISE 13.x デザイン ツールの既知の問題で Virtex-6 FPGA に関するものをリストします。このリストに含まれていない問題がある可能性もあります。このリストに含まれていない問題が発生した場合は、ウェブケースを開いてザイリンクス テクニカル サポートにご連絡ください。

ISE Design Suite 13.4
ブロック RAM / FIFO
(ザイリンクス アンサー 45701) Block Memory generator v6.3 - ISE Design Suite 13.4 でのリリース ノートおよび既知の問題
(ザイリンクス アンサー 45700) FIFO Generator v8.4 - ISE 13.4 でのリリース ノートおよび既知の問題
GTX/GTH
(ザイリンクス アンサー 45660) Virtex-6 FPGA GTH Transceiver Wizard v1.10 - リリース ノートおよび既知の問題
(ザイリンクス アンサー 45671) Aurora 64B/66B v6.2 - ISE Design Suite 13.4 でのリリース ノートおよび既知の問題
MIG
(ザイリンクス アンサー 45194) MIG Virtex-6 and Spartan-6 v3.91 - ISE Design Suite 13.4 でのリリース ノートおよび既知の問題

PCI Express
(ザイリンクス アンサー 45723) Virtex-6 FPGA Integrated Block for PCI Express - すべての AXI インターフェイス バージョンのリリース ノートおよび既知の問題
ISE Design Suite 13.3
ブロック RAM / FIFO
(ザイリンクス アンサー 42444) デザイン アドバイザリ - 18K/36K ブロック RAM または 18K FIFO を使用しているデザインをタイミング解析から再実行し直す必要がある
(ザイリンクス アンサー 44594) FIFO Generator v8.3 - ISE Design Suite 13.3 でのリリース ノートおよび既知の問題
GTX/GTH
(ザイリンクス アンサー 44488) Virtex-6 FPGA GTH Transceiver Wizard v1.9 - リリース ノートおよび既知の問題
(ザイリンクス アンサー 45075) Virtex-6 FPGA GTH トランシーバー - ウィザード v1.9 でデフォルトで PMA ループバック モードに間違って設定される
(ザイリンクス アンサー 43591)Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RXBUFRESET 関連の初期化シーケンスと BUFFER_CONFIG_LANEx の問題を回避するために必要なアップデート
ChipScope/IBERT
(ザイリンクス アンサー 44801) Virtex-6、13.3、GTX IBERT - 右側の GTX トランシーバーがリンクしない
(ザイリンクス アンサー 44645) 13.3、Virtex-6、ML605 GTX IBERT - 「ml605 bank113fmchpc」ボード コンフィギュレーション設定でリファレンス クロックが間違って設定される

(ザイリンクス アンサー 44963) Virtex-6 CXT, 13.3、GTX IBERT - プロジェクト オプションが CX75T に設定されている場合、CORE Generator ツールで IBERT の GUI が起動しない
(ザイリンクス アンサー 44663) 13.3, Virtex-6、GTX IBERT - [Generate Bitstream] オプションをオンにしないとコアを生成できない
iMPACT
(ザイリンクス アンサー 42682)Virtex-6、13.x iMPACT のデザイン アドバイザリ - JTAG チェーンにターゲット FPGA 以外のデバイスが含まれていると、eFUSE のキー プログラムが不正になる
MIG
(ザイリンクス アンサー 43130) MIG Virtex-6 および Spartan-6 v3.9 - ISE Design Suite 13.3 でのリリース ノートおよび既知の問題

Embedded Tri-Mode Ethernet MAC

(ザイリンクス アンサー 44428) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v2.2 (AXI) - ISE Design Suite 13.3 でのリリース ノートおよび既知の問題
EDK
(ザイリンクス アンサー 45281) 13.3 EDK、AXI_V6_DDRx - EDK 13.3 でのみメモリ スループットが低い
(ザイリンクス アンサー 44088) 13.3 EDK、AXI_V6_DDRx - ECC を使用すると外部メモリ モデル シミュレーションにエラーが発生する
ISE Design Suite 13.2
ブロック RAM / FIFO
(ザイリンクス アンサー 42444) デザイン アドバイザリ - 18K/36K ブロック RAM または 18K FIFO を使用しているデザインをタイミング解析から再実行し直す必要がある
(ザイリンクス アンサー 42712) Block Memory generator v6.2 - ISE Design Suite 13.2 でのリリース ノートおよび既知の問題
BitGen
(ザイリンクス アンサー 41821) Virtex-6 のデザイン アドバイザリ - BitGen オプション -g Next_Config_Addr: のデフォルト値の変更
GTX/GTH
(ザイリンクス アンサー 33475) Virtex-6 FPGA GTX トランシーバー - 既知の問題およびアンサー レコードのリスト
(ザイリンクス アンサー 38596) Virtex-6 GTH トランシーバー - 既知の問題およびアンサー レコードのリスト
ChipScope/IBERT
(ザイリンクス アンサー 42843) Virtex-6 GTX IBERT - GT を正しく動作させるために QUAD を常にインスタンシエートする必要がある
(ザイリンクス アンサー 42837) 13.2 ChipScope IBERT - ボード コンフィギュレーション設定のデフォルトのライン レートが無効な値である
(ザイリンクス アンサー 43259) 13.x Virtex-6 GTH IBERT - IBERT コアを 1/2 のレートで実行する場合の問題
iMPACT
(ザイリンクス アンサー 40562) 12.x/13.x iMPACT - Virtex-6 - 間接 BPI コアの上位アドレス ビットが Vref ピンと競合する
MIG
(ザイリンクス アンサー 41347) MIG Virtex-6 および Spartan-6 v3.8 - ISE Design Suite 13.2 でのリリース ノートおよび既知の問題


その他のリソース :

ISE Design Suite 13.x の既知の問題のリストは、『ISE Design Suite 13 : リリース ノート ガイド』 (UG631) を参照してください。ISE Design Suite 13.x のダウンロード、インストール、およびライセンスの取得方法は、『ISE Design Suite 13 : インストールおよびライセンス ガイド』 (UG798) を参照してください。

(ザイリンクス アンサー 34565) Virtex-6 FPGA デザイン アドバイザリのマスター アンサー

Virtex-6 エラッタおよび製品変更通知 (PCN)

改訂履歴
2012/01/18 - 13.4 リリースに合わせて更新
2011/07/06 - 13.2 リリースに合わせて更新
2011/03/01 - 初版


AR# 40920
日付 05/19/2012
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール 詳細 概略