AR# 41227

MIG 7 Series v1.2 - ISE Design Suite 13.2 でのリリース ノートおよび既知の問題

説明

MIG 7 Series のリリース ノートおよび既知の問題は 1 つのアンサー レコードにまとめられ、見やすくなりました。詳細は、(ザイリンクス アンサー 45195) を参照してください。

このアンサーは、ISE Design Suite 13.2 でリリースされた Memory Interface Generator (MIG) 7 Series 1.2 のリリース ノートで、次の情報が記載されています。

  • 一般情報
  • ツール要件
  • 新機能
  • 修正点
  • 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、およびデザイン ツール要件は、『IP リリース ノート ガイド』 (XTP025) を参照してください。

ソリューション

一般情報

7 シリーズ FPGA でサポートされているメモリ インターフェイスおよび機能のリストは、次の資料を参照してください。

『7 シリーズ FPGA メモリ インターフェイス データシート』
『7 シリーズ FPGA メモリ インターフェイス ユーザー ガイド』

7 シリーズ FPGA メモリ インターフェイスでサポートされている周波数のリストは、7 シリーズ FPGA の資料ページにある『DC 特性およびスイッチ特性データシート』を参照してください。

MIG ツールには、特定メモリ インターフェイス コンフィギュレーションに適切な周波数範囲が含まれます。

その他の FPGA の MIG コアに関する情報は、『IP リリース ノート ガイド』 (XTP025) で、該当する MIG のリリース ノートおよび既知の問題のアンサーを参照してください。

MIG 7 Series v1.2 は、ザイリンクス Virtex-7 XT、Artix-7 デバイスをサポートします。 ISE Design Suite 13.2 リリースでは、これらのデバイスに対するアクセスが制限されており、ライセンス管理されています。

必要なライセンスがないままこれらのデバイスの 1 つを MAP でターゲットにすると、セキュリティに関するメッセージが表示されます。

詳細は (ザイリンクス アンサー 42660) を参照してください。

MIG に関する一般的な設計およびトラブルシュートについては、ザイリンクス MIG ソリューション センター、(ザイリンクス アンサー 34243) を参照してください。

ツール要件
  • ISE Design Suite 13.2
  • 32 ビット Windows XP
  • 32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット/32 ビット Linux Red Hat Enterprise 4.0
  • 64 ビット Windows XP
  • 32 ビット Windows 7
  • 64 ビット SUSE 10
  • 64 ビット/32 ビット Linux Red Hat Enterprise 5.0
  • 64 ビット Windows 7
  • 32 ビット SUSE 10

新機能

  • ISE Design Suite 13.2 ソフトウェアをサポート
  • Kintex-7 低電圧および Virtex-7 低電圧デバイスをサポート
  • Artix-7 FPGA デバイスをサポート
  • DDR3 SDRAM RDIMM および SODIMM デザインをサポート
  • RLDRAM II デザインをサポート
  • DDR3 SDRAM および QDRII+ SRAM デザインで [Fixed Pin Out Selection] 機能をサポート
  • DDR3 SDRAM and QDRII+ SRAM で [Verify Pin Changes and Update Design] 機能をサポート
  • DDR3 SDRAM デザインで [PHY to Controller Clock Ratio of 2:1] モードをサポート
  • すべてのインターフェイスで入力クロックの選択をサポート

修正点

既知の問題

(ザイリンクス アンサー 42665) MIG 7 Series v1.2 - MIG サンプル デザインが BitGen でエラーになる
(ザイリンクス アンサー 42836) MIG 7 Series v1.2 - 互換 Artix-7 デバイスに対して不正な PHASER_IN および PHASER_OUT 制約が生成される
(ザイリンクス アンサー 42678)13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが間違って表示される
(ザイリンクス アンサー 42811) MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでセットアップ エラーが発生する
(ザイリンクス アンサー 42808) MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでコンポーネント スイッチ制限エラーが発生する
(ザイリンクス アンサー 42831) MIG 7 Series v1.2 DDR3/QDRII+/RLDRAM II - シングルエンドのシステム クロックがあるデザインでコアの生成がエラーになる
(ザイリンクス アンサー 43250) MIG 7 Series v1.1 ~ v1.2 DDR3/DDR2 - 内部 VREF 制約がすべてのメモリ バンクに使用されない
(ザイリンクス アンサー 44019) MIG 7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = ''OFF'' はハードウェアでのみサポートされ、ビヘイビアー シミュレーションではサポートされない
(ザイリンクス アンサー 43908) MIG 7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = ''SIM_INIT_CAL_FULL'' オプションが UG586 に記載されていない

DDR3 SDRAM Memory Interface Designs

(ザイリンクス アンサー 42832) MIG 7 Series v1.2 DDR3 - FULL キャリブレーション モードが tREFI 要件に違反する
(ザイリンクス アンサー 42833) MIG 7 Series v1.2 DDR3 - RDIMM デザインで、メモリの初期化およびキャリブレーション プロセス中にパリティ エラーが発生する
(ザイリンクス アンサー 42834) MIG 7 Series v1.2 DDR3 - DDR3 SDRAM デザインのシミュレーション中に CKE ピンと ODT ピンで tIH および tIS 違反が発生する
(ザイリンクス アンサー 41981) MIG 7 Series v1.1 ~ v1.2 DDR3 SDRAM - Addr/Cntrl ピンは 1 つのバンクに制限する
(ザイリンクス アンサー 42559) MIG 7 Series v1.1 ~ v1.2 DDR3 SDRAM - 複数コントローラー デザインで reset_n ピンを異なるバンクに移動すると、ハード ブロック制約が不正に追加される
(ザイリンクス アンサー 42036) MIG 7 Series v1.1-v1.2 DDR3 - 内部/外部 VREF ガイドライン
(ザイリンクス アンサー 44527) MIG 7 Series v1.2 DDR3 - 1600Mbps のパフォーマンスを達成するためには 1.0V の最小 Vccint が要件

RLDRAM II メモリ インターフェイス デザイン

(ザイリンクス アンサー 42725)MIG 7 Series v1.2 - システム クロックを配置できる CC ペアがない

QDRII+ SRAM メモリ インターフェイス デザイン

(ザイリンクス アンサー 42726) MIG 7 Series v1.1-v1.2 QDRII+ - Cypress x36 コンポーネントの sim.do でモデル名が間違っている
(ザイリンクス アンサー 42729) MIG 7 Series v1.1-v1.2 QDRII+ - 作成した x36 メモリ パーツに対して不正なデータ幅が示される
(ザイリンクス アンサー 42730) MIG 7 Series v1.1-v1.2 QDRII+ - VEO インスタンシエーション ファイルで CLK_STABLE パラメーターに %CLK_STABLE が渡される

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44527 MIG 7 Series v1.2 DDR3 - 1600Mbps のパフォーマンスを達成するためには 1.0V の最小 Vccint が要件 N/A N/A
44019 MIG 7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = "OFF" はハードウェアでのみサポートされ、ビヘイビアー シミュレーションではサポートされない N/A N/A
43908 MIG 7 Series v1.2 DDR3 - UG586 に SIM_BYPASS_INIT_CAL オプションに関する記述がない N/A N/A
43250 MIG 7 シリーズ v1.1-v1.2 DDR3/DDR2 - 内部 VREF 制約がすべてのメモリ バンクに使用されない N/A N/A
42832 MIG 7 Series v1.2 ~ v1.4 DDR3 - FULL キャリブレーション モードを使用すると tREFI 要件に違反する N/A N/A
42730 MIG 7 Series v1.1-v1.2 QDRII+ - VEO インスタンシエーション ファイルで CLK_STABLE パラメーターに %CLK_STABLE が渡される N/A N/A
42729 MIG 7 シリーズ v1.1-v1.2 QDRII+ - 作成した x36 メモリ パーツに対して不正なデータ幅が示される N/A N/A
42726 MIG 7 シSeries リーズ v1.1-v1.2 QDRII+ - Cypress x36 コンポーネントの sim.do でモデル名が間違っている N/A N/A
42725 MIG 7 Series v1.2 - システム クロックを配置できる CC ペアがない N/A N/A
42678 13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが間違って表示される N/A N/A
42665 MIG 7 シリーズ - MIG サンプル デザインが BitGen でエラーになる N/A N/A
42660 13.2/13.3 ISE Design 既知の問題 - Artix-7 および Virtex-7 XT デバイスに対するアクセス制限 N/A N/A
42036 MIG 7 Series - 内部/外部 VREF ガイドライン N/A N/A
42559 MIG 7 Series v1.1、v1.2 DDR3 SDRAM - 複数コントローラー デザインで reset_n ピンを異なるバンクに移動すると、ハード ブロック制約が不正に追加される N/A N/A
43347 Kintex-7 FPGA 初期エンジニアリング サンプル (ES) - 既知の問題のマスター アンサー N/A N/A
42831 MIG 7 シリーズ DDR3/QDRII+/RLDRAM II - シングルエンド システム クロックを使用しているとコアを生成できない N/A N/A
AR# 41227
日付 08/12/2014
ステータス アクティブ
種類 リリース ノート
デバイス
ツール
IP