MIG 7 Series のリリース ノートおよび既知の問題は 1 つのアンサー レコードにまとめられ、見やすくなりました。詳細は、(ザイリンクス アンサー 45195) を参照してください。
このアンサーは、ISE Design Suite 13.2 でリリースされた Memory Interface Generator (MIG) 7 Series 1.2 のリリース ノートで、次の情報が記載されています。
インストール手順、CORE Generator の一般的な既知の問題、およびデザイン ツール要件は、『IP リリース ノート ガイド』 (XTP025) を参照してください。
一般情報
7 シリーズ FPGA でサポートされているメモリ インターフェイスおよび機能のリストは、次の資料を参照してください。新機能
修正点
(ザイリンクス アンサー 42665) MIG 7 Series v1.2 - MIG サンプル デザインが BitGen でエラーになる
(ザイリンクス アンサー 42836) MIG 7 Series v1.2 - 互換 Artix-7 デバイスに対して不正な PHASER_IN および PHASER_OUT 制約が生成される
(ザイリンクス アンサー 42678)13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが間違って表示される
(ザイリンクス アンサー 42811) MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでセットアップ エラーが発生する
(ザイリンクス アンサー 42808) MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでコンポーネント スイッチ制限エラーが発生する
(ザイリンクス アンサー 42831) MIG 7 Series v1.2 DDR3/QDRII+/RLDRAM II - シングルエンドのシステム クロックがあるデザインでコアの生成がエラーになる
(ザイリンクス アンサー 43250) MIG 7 Series v1.1 ~ v1.2 DDR3/DDR2 - 内部 VREF 制約がすべてのメモリ バンクに使用されない
(ザイリンクス アンサー 44019) MIG 7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = ''OFF'' はハードウェアでのみサポートされ、ビヘイビアー シミュレーションではサポートされない
(ザイリンクス アンサー 43908) MIG 7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = ''SIM_INIT_CAL_FULL'' オプションが UG586 に記載されていない
DDR3 SDRAM Memory Interface Designs
(ザイリンクス アンサー 42832) MIG 7 Series v1.2 DDR3 - FULL キャリブレーション モードが tREFI 要件に違反する
(ザイリンクス アンサー 42833) MIG 7 Series v1.2 DDR3 - RDIMM デザインで、メモリの初期化およびキャリブレーション プロセス中にパリティ エラーが発生する
(ザイリンクス アンサー 42834) MIG 7 Series v1.2 DDR3 - DDR3 SDRAM デザインのシミュレーション中に CKE ピンと ODT ピンで tIH および tIS 違反が発生する
(ザイリンクス アンサー 41981) MIG 7 Series v1.1 ~ v1.2 DDR3 SDRAM - Addr/Cntrl ピンは 1 つのバンクに制限する
(ザイリンクス アンサー 42559) MIG 7 Series v1.1 ~ v1.2 DDR3 SDRAM - 複数コントローラー デザインで reset_n ピンを異なるバンクに移動すると、ハード ブロック制約が不正に追加される
(ザイリンクス アンサー 42036) MIG 7 Series v1.1-v1.2 DDR3 - 内部/外部 VREF ガイドライン
(ザイリンクス アンサー 44527) MIG 7 Series v1.2 DDR3 - 1600Mbps のパフォーマンスを達成するためには 1.0V の最小 Vccint が要件
RLDRAM II メモリ インターフェイス デザイン
(ザイリンクス アンサー 42725)MIG 7 Series v1.2 - システム クロックを配置できる CC ペアがない
QDRII+ SRAM メモリ インターフェイス デザイン
(ザイリンクス アンサー 42726) MIG 7 Series v1.1-v1.2 QDRII+ - Cypress x36 コンポーネントの sim.do でモデル名が間違っている
(ザイリンクス アンサー 42729) MIG 7 Series v1.1-v1.2 QDRII+ - 作成した x36 メモリ パーツに対して不正なデータ幅が示される
(ザイリンクス アンサー 42730) MIG 7 Series v1.1-v1.2 QDRII+ - VEO インスタンシエーション ファイルで CLK_STABLE パラメーターに %CLK_STABLE が渡される
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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44527 | MIG 7 Series v1.2 DDR3 - 1600Mbps のパフォーマンスを達成するためには 1.0V の最小 Vccint が要件 | N/A | N/A |
44019 | MIG 7 Series v1.2 DDR3 - SIM_BYPASS_INIT_CAL = "OFF" はハードウェアでのみサポートされ、ビヘイビアー シミュレーションではサポートされない | N/A | N/A |
43250 | MIG 7 シリーズ v1.1-v1.2 DDR3/DDR2 - 内部 VREF 制約がすべてのメモリ バンクに使用されない | N/A | N/A |
42836 | MIG 7 Series v1.2 - 互換 Artix-7 デバイスに対して不正な PHASER_IN および PHASER_OUT 制約が生成される | N/A | N/A |
42730 | MIG 7 Series v1.1-v1.2 QDRII+ - VEO インスタンシエーション ファイルで CLK_STABLE パラメーターに %CLK_STABLE が渡される | N/A | N/A |
42729 | MIG 7 シリーズ v1.1-v1.2 QDRII+ - 作成した x36 メモリ パーツに対して不正なデータ幅が示される | N/A | N/A |
42726 | MIG 7 シSeries リーズ v1.1-v1.2 QDRII+ - Cypress x36 コンポーネントの sim.do でモデル名が間違っている | N/A | N/A |
42725 | MIG 7 Series v1.2 - システム クロックを配置できる CC ペアがない | N/A | N/A |
42832 | MIG 7 Series v1.2 ~ v1.4 DDR3 - FULL キャリブレーション モードを使用すると tREFI 要件に違反する | N/A | N/A |
AR# 41227 | |
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日付 | 08/12/2014 |
ステータス | アクティブ |
種類 | リリース ノート |
デバイス | |
ツール | |
IP |