AR# 41363

13.1 EDK - CIP Wizard で生成された user_logic.v で Bus2IP_Resetn の極性が間違っている

説明

13.1 の CIP Wizard で生成された Verilog 版の user_logic.v を使用すると、カスタム IP にアクセスできません。

ソリューション

13.1 の CIP Wizard で生成された user_logic.v の Bus2IP_Resetn の極性が次のように間違っています。

// implement slave model register(s)
always @( posedge Bus2IP_Clk )
begin: SLAVE_REG_WRITE_PROC

if ( Bus2IP_Resetn == 1 )
begin
slv_reg0 <= 0;
end

データシートおよびその名前によると、Bus2IP_Resetn はアクティブ Low です。Bus2IP_Resetn == 1 を Bus2IP_Resetn == 0 に変更すると、この問題を解決できます。VHDL 版のユーザー ロジックには間違いはありません。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
39843 EDK 13.x - マスター アンサー N/A N/A
AR# 41363
日付 12/15/2012
ステータス アクティブ
種類 一般
ツール