AR# 41608

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MIG v3.7 Virtex-6 DDR3 - 書き込みデータ FIFO が準備完了でも app_wdf_wren が Low に保持される

説明

シミュレーション中に、app_wdf_wren がある程度の期間 Low に保持されています。書き込みデータ FIFO がデータを受信できる状態でも、この信号が Low になっている原因を教えてください。

ソリューション

occ_cnt 値が ui_wr_data.vhd で正確にカウントされない場合、このような状態になることがあります。
VHDL ユーザーの場合

ui_wr_data.vhd にある次の行を変更します。

wr_data_end <= app_wdf_end_r1 AND app_wdf_rdy_r_copy1;

上記を、app_wdf_wren_r1 を含めた次のような行に変更してください。

wr_data_end <= app_wdf_end_r1 AND app_wdf_rdy_r_copy1 AND app_wdf_wren_r1;

Verilog ユーザーの場合

次の行を変更します。

wire wr_data_end = app_wdf_end_r1 && app_wdf_rdy_r_copy1;

上記を次のような行に変更してください。

wire wr_data_end = app_wdf_end_r1 && app_wdf_rdy_r_copy1 && app_wdf_wren_r1;

wr_data_end が間接的に occ_cnt 値に作用し、そこから wr_data_index および wr_data_addr に影響を及ぼします。これが原因で、ハードウェアおよびシミュレーションにエラーが発生します。

これは、ISE 13.2 の MIG v3.8 リリースで修正される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
39128 MIG Virtex-6 および Spartan-6 v3.7 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 41608
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
IP
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