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AR# 41615

7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される

説明

7 シリーズ デバイスのビットストリームを生成すると、次のエラー メッセージが表示されます。

ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD).This maycause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected.To prevent this error, it is highly suggested to specify all pin locations and I/O standards to avoid potential contention or conflicts and allow proper bitstream creation.To demote this error to a warning and allow bitstream creation with unspecified I/O location or standards, you can apply the following bitgen switch: -g UnconstrainedPins:Allow"

たとえば、このメッセージが該当するのは次の I/O ポートです。

  • clkin
  • datain_p
  • datain_n

ソリューション

ツールがボード電圧または接続を認識せずに、無作為にピン ロケーションや IOSTANDARD を選択することで引き起こされる可能性のある破損からデバイスを保護するため、13.2 BitGen ソフトウェアには、この変更が導入されています。

例:

  • ピンがボードのグランド (GND) に接続されているのに、ISE Design Suite でこのピンが High に駆動される出力として選択されると、競合が発生します。
  • ボード上でピンが終端されており、それが HSTL または SSTL で推奨の終端構成の場合に ISE Design Suite が LVCMOS18 (デフォルト) を選択すると、信号のシグナル インテグリティが低下する可能性があります。

以前のアーキテクチャでのデフォルト I/O 規格はLVCMOS25 でしたが、7 シリーズのデフォルト I/O 規格は、すべてのバンクに対してシングルエンド信号の SSTL です。

メッセージに示されているように、次のいずれかで -g UnconstrainedPins:Allow スイッチを設定することで、エラーは警告になります。

  • コマンド ライン
  • Project Navigator の GUI の [BitGen Command Line Options]

ただし、すべてのピンが適切なロケーションにあることを確認してください。ピン配置レポート (.pad) には、PAR 後のピン配置および IOSTANDARD が一覧表示されます。

LVCMOS18* のようにリスト内の IOSTANDARD にアスタリスク (*) が付いている場合は、ユーザーは指定しておらず、ツールによってデフォルト設定で使用されたことを示します。 

設計者は、ソリューションを適用してエラーを警告にする前に、この IOSTANDARD がボードの電圧、終端、コネクティビティと互換性を持っていることを確認してください。

注記: (タイミング、消費電力などの) 解析ツールに出力ファイル (.ncd) を提供するため Map/Par でデフォルトの IOSTANDARD が適用されますが、IOSTANDARD は指定する必要があります。指定しなければ、BitGen で上記のエラーが発生します。

注記: 推奨されるフローは、ユーザーがデザイン、つまり UCF ファイルなどですべての IOSTANDARD およびピン配置を選択することです。

2.5V または 3.3V で電源共有されている HR (High Range) バンクに LVCMOS18 を配置しないでください。

ザイリンクス IP コア

ザインリンクス IP コアを含むデザインをインプリメントする場合、一部のザインリンクス IP はこの問題の影響を受ける可能性があります。

その他の情報は、次のアンサーを参照してください。

(Xilinx Answer 42830)7 シリーズ Integrated Block Wrapper v1.1 Rev 1 for PCI Express - sys_reset_n にピン ロケーション制約がない
(Xilinx Answer 42665)MIG 7 シリーズ v1.2 - MIG のサンプル デザインのビットストリームを生成するとエラーが発生する
(Xilinx Answer 42844)SPI-4.2 v11.2 (AXI) - SPI-4.2 デザイン例で Virtex-7 または Kintex-7 デバイスをターゲットとしていると、Bitgen でエラーが発生する
(Xilinx Answer 42847)Tri-Mode Ethernet MAC v5.1 - Virtex-7 または Kintex-7 デバイスをターゲットにすると BitGen でサンプル デザインがエラーになる
(Xilinx Answer 42848)10-Gigabit Ethernet MAC v11.1 - Virtex-7 または Kintex-7 デバイスをターゲットにすると BitGen でサンプル デザインがエラーになる
(Xilinx Answer 42849)Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 - Virtex-7 または Kintex-7 デバイスをターゲットにすると BitGen でサンプル デザインがエラーになる
(Xilinx Answer 42850)RXAUI v2.1 および XAUI v10.1 - Virtex-7 または Kintex-7 デバイスをターゲットにするとサンプル デザインが BitGen でエラーになる

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
42844 SPI-4.2 v11.2 (AXI) - SPI-4.2 デザイン例で Virtex-7 または Kintex-7 デバイスをターゲットとしていると、Bitgen でエラーが発生する N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
42911 13.2 System Generator for DSP - ビットストリーム コンパイル ターゲット フローを使用する場合、UCF ですべての I/O に LOC 制約が設定されている必要がある N/A N/A
42850 RXAUI v2.1 および XAUI v10.1 - Virtex-7 または Kintex-7 デバイスをターゲットにするとサンプル デザインが BitGen でエラーになる N/A N/A
42849 Ten Gigabit Ethernet PCS/PMA (10GBASE-R) v2.1 - Virtex-7 または Kintex-7 デバイスをターゲットにすると BitGen でサンプル デザインがエラーになる N/A N/A
42848 10-Gigabit Ethernet MAC v11.1 - Virtex-7 または Kintex-7 デバイスをターゲットにすると BitGen でサンプル デザインがエラーになる N/A N/A
42847 Tri-Mode Ethernet MAC v5.1 - Virtex-7 または Kintex-7 デバイスをターゲットにすると BitGen でサンプル デザインがエラーになる N/A N/A
42844 SPI-4.2 v11.2 (AXI) - SPI-4.2 デザイン例で Virtex-7 または Kintex-7 デバイスをターゲットとしていると、Bitgen でエラーが発生する N/A N/A
42821 LogiCORE OBSAI v 5.1 - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される N/A N/A
42820 LogiCORE CPRI v4.1 - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される N/A N/A
42803 Aurora 64b/66b - ISE ソフトウェア 13.2 で BitGen エラーが発生する N/A N/A
42678 13.2 BitGen - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが間違って表示される N/A N/A
42665 MIG 7 シリーズ - MIG サンプル デザインが BitGen でエラーになる N/A N/A
51813 14.2 BitGen - 7 シリーズ デバイスでデザインにプローブを追加した後「ERROR:Bitgen:342」というエラー メッセージが表示される N/A N/A
AR# 41615
日付 09/05/2017
ステータス アクティブ
種類 既知の問題
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
  • Virtex-7 HT
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