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AR# 42368

Virtex-5 Integrated PCI Express Block Plus - リンク トレーニングの問題のデバッグ ガイド

説明

このアンサーでは、リンク トレーニングの問題のデバッグ ガイドをダウンロード可能な PDF 形式で提供します。アンサーはウェブ ベースであり、情報は随時更新されます。PDF の最新版を入手するには、このアンサーを参照してください。

ソリューション

次のガイドをダウンロードしてください。
『Virtex-5 Integrated PCI Express Block Plus - リンク トレーニングの問題のデバッグ ガイド』

このガイドでは、PCI Express 用の Virtex-5 FPGA Endpoint Block Plus コアを使用するデザインでのリンク トレーニングの問題をデバッグするための手法が説明されています。リンク トレーニングの問題をデバッグする際に ChipScope Pro でキャプチャする信号のリストが示されています。ChipScope Pro のスクリーンショットにより、それらの信号を解析し、問題の原因を特定する方法を示します。

このガイドは、2 つのセクションで構成されています。最初のセクションでは、LTSSM ステートおよび TS1 と TS2 順序集合を含め、リンク トレーニングの概要を説明し、もう 1 つのセクションで ChipScope Pro を使用して GTP/GTX インターフェイス上の関連する信号をキャプチャし、リンク トレーニング中に発生する可能性のある問題を特定する方法を説明します。このガイドは、LTSSM がどのように進行し、この進行中に信号がどのステートであるべきかを理解するのに有益です。このガイドの最後に、一般的な問題のチェックリストが含まれています。

主に 3 つのリンク トレーニング問題があります。1 つ目はどの幅でもリンクを確立できない問題で、コアの trn_lnk_up_n 出力がアサートされます。2 つ目は x8 リンクが x4 として確立されるなど、希望の幅より狭い幅でリンクが確立される問題です。3 つ目は、リンクが頻繁に RECOVERY ステートになってしまう問題です。リンク トレーニングの問題は、通常ボードのシグナル インテグリティの問題か、不正な GTP/GTX の使用が原因です。ボードは、GTP/GTX ユーザー ガイドで指定されている電気要件と PCI Express の基本仕様の両方に従う必要があります。


改訂履歴
2011 年 7 月 19 日 - 初期リリース
AR# 42368
日付 03/07/2013
ステータス アクティブ
種類 一般
IP
  • Virtex-5 Endpoint Block Plus Wrapper for PCI Express ( PCIe )
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