AR# 42444

デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある

説明

このデザイン アドバイザリーの最新更新日は 2012 年 1 月 25 日で、[更新 - タイミング チェックの追加] セクションの説明が更新されています。その他の情報に変更はありません (改訂履歴を参照)。 その他の情報に変更はありません (改訂履歴を参照)。

Virtex-6 36Kb ブロック RAM (RAMB36E1)、18Kb ブロック RAM(RAMB18E1)、36Kb FIFO (FIFO36E1) および 18Kb FIFO (FIFO18E1) を SDP、TDP、または ECC モードで使用する場合、一部の制御信号およびアドレス ラインが ISE 11.x、12.x、および 13.1 TRCE/Timing Analyzer ツールで正しく解析されず、セットアップ違反およびホールド タイム違反がレポートされない可能性があります。

これらの違反がタイミング レポートの制約が付いてないパス レポート セクションにレポートされないため、読み出し/書き込みエラーが発生する可能性があります。

36Kb ブロック RAM (RAMB36E1)、18Kb ブロック RAM(RAMB18E1)、36Kb FIFO (FIFO36E1)、および 18Kb FIFO (FIFO18E1)のすべてのアスペクト比設定でこの問題が発生する可能性があります。

以前のアーキテクチャまたは 7 シリーズ FPGA は、この問題の影響を受けません。

[更新 - タイミング チェックの追加] 上記に加え、ISE 13.4 には RAMB18E1 インスタンスのオプションのブロック RAM 出力レジスタのリセット ピンに対するセットアップ/ホールド タイム チェックが追加されています (RAMB36E1 にはこのチェックが既に存在)。

ほとんどの場合ブロック RAM 出力レジスタは使用されないので、このタイミング チェックは必要ありません。このブロック RAM 出力レジスタを明示的に追加する場合 (DO[A|B]_REG 属性を使用)、このリセット パスには通常、複数サイクル タイミング (FROM:TO) 制約が適用されます。

ただし、既存デザインのタイミングを ISE Design Suite 13.4 で単に解析し直した場合、セットアップ/ホールド違反がレポートされる可能性がわずかながらあります。 

影響は最小限であると予想されますが、影響を受ける可能性のあるデザインでは ISE 13.4 でタイミング解析を確認することを推奨します。

すべての Virtex-6 FPGA デザインでこの問題の影響がないかどうか確認する必要があります。

ソリューション

上述の問題を検出する手順は次のとおりですが、この問題は ISE 13.2 デザイン ツールで修正されています。

  • ブロック RAM および FIFO の使用率を確認
  • パッチをインストールしたデザイン ツールまたは ISE 13.2 デザイン ツールを使用したタイミング解析結果を確認
  • エラーが発生するデザインをアップデート

説明

デザインがこの問題の影響を受けるかどうかを確認するには、次の手順に従います。

  1. ISE インプリメンテーション ツールで生成された MAP レポート (.mrp) を確認します。
    • 「Specific Feature Utilization」セクションの 「Number of RAMB36E1/FIFO36E1s」および「Number of RAMB18E1/FIFO18E1s」 が 0 の場合、デザインにブロック RAM または FIFO が含まれていないので、この問題の影響は受けません。
    • 「Number of RAMB36E1/FIFO36E1s」または「Numberof RAMB18E1/FIFO18E1s」が 1 以上の場合は、次の手順に従います。
  2. ISE 13.1 以前のバージョンのデザイン ツールを使用している場合は、次のパッチをダウンロードしてインストールする必要があります。
    • 13.1 のパッチ: ar42444_cr612073_timing_spd_o40e_13_1_all.zip
    • 12.4 のパッチ: ar42444_cr612073_timing_spd_m81d_12_4_all.zip
    • 12.3 のパッチ: ar42444_cr612073_timing_spd_m70d_12_3_all.zip
    • 12.2 のパッチ: ar42444_cr612073_timing_spd_m63c_12_2_all.zip
    • パッチをインストールしたデザイン ツールまたは ISE 13.2 デザイン ツールを使用して、デザインのタイミング解析を再実行します。
      • コマンド ライン例: trce-e 5 design1.ncd timing.pcf または timingan
    • タイミング解析結果を確認します。
      • デザインのタイミング解析でエラーが検出されなかった場合は、これ以上の操作は必要はありません。タイミング解析でエラーが検出されない場合、デザインこの問題の影響を受けません。進行中のデザインでは、引き続きパッチをインストールしたデザイン ツールまたは ISE 13.2 デザイン ツールを使用する必要があります。
      • パッチをインストールしたデザイン ツールまたは ISE 13.2 デザイン ツールを使用してタイミング解析を実行したときにエラーが検出される場合は、タイミング解析でエラーが検出されなくなるようにデザインをアップデートし、新しいビットストリームを生成する必要があります。
      • reg_sr_r をディスエーブルにした場合、これらのパスはこのパッチではディスエーブルにならないので注意してください。

    タイミング エラーが検出されるデザインをパッチをインストールしたデザイン ツールまたは ISE 13.2 デザイン ツールを使用してアップデートするには、次の方法があります。

    ISE および PlanAhead ツールを使用している場合

    • オプション 1 (ISE ツールのみ、影響を受けるデザインのほとんどでエラーすべてを修正)
      • 配置配線プロセスを再実行します。
      • 新しく配線したデザインでタイミング エラーが検出されない場合は、ビットストリーム生成に進みます。
    • オプション 2 (影響を受けるデザインのほとんどでエラーすべてを修正)
      • MAP および配置配線プロセスを再実行します。
      • 新しく配置配線したデザインでタイミング エラーが検出されない場合は、ビットストリーム生成に進みます。
    • オプション 3
      • SmartXplorer などのタイミング クロージャ手法を使用してタイミング クロージャを達成します。
    • オプション 4 (既存デザインでの変更を最小限に抑えることを望む上級者ユーザー対象)
      • FPGA Editor を使用してエラーが発生するパスを再配線します。

    コマンド ライン ユーザーの場合

    • オプション 1
      • PAR の -k (再配線) オプションを使用してデザインを配線します。
        • コマンド ライン例: par-k original.ncd new_output.ncd original.pcf
      • 新しく配線したデザインでタイミングが満たされた場合は、ビットストリーム生成に進みます。
    • オプション 2 (影響を受けるデザインのほとんどでエラーすべてを修正)
        • PAR でデザインを配線します。
        • 新しく配線したデザインでタイミング エラーが検出されない場合は、ビットストリーム生成に進みます。
    • オプション 3 (影響を受けるデザインのほとんどでエラーすべてを修正)
      • MAP および PAR を実行します。
        • コマンド ライン例:
          • MAP: map original.ngd
          • PAR: par input.ncd output.ncd input.pcf
      • 新しく配線したデザインでタイミング エラーが検出されない場合は、ビットストリーム生成に進みます。
    • オプション 4
      • SmartXplorer などのタイミング クロージャ手法を使用してタイミング クロージャを達成します。
    • オプション 5 (既存デザインでの変更を最小限に抑えることを望む上級者ユーザー対象)
      • FPGA Editor を使用してエラーが発生するパスを再配線します。

    影響を受けるデザインの特定またはアップデートについては、ザイリンクス テクニカル サポートまでお問い合わせください。

    改訂履歴


    2012/01/25 [更新 - タイミング チェックの追加] を ISE 13.4 の情報で更新
    2011/11/30[更新 - タイミング チェックの追加] の詳細説明を追加
    2011/07/1212.2 および 12.3 パッチを追加
    2011/07/08パッチに含まれる FIFO36E1 の変更を含めて更新
    2011/07/01初版

    添付ファイル

    関連添付ファイル

    アンサー レコード リファレンス

    マスター アンサー レコード

    Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
    34565 Virtex-6 FPGA のデザイン アドバイザリのマスター アンサー N/A N/A
    40835 ザイリンクス タイミング ソリューション センターのデザイン アドバイザリ N/A N/A

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    AR# 42444
    日付 07/04/2018
    ステータス アクティブ
    種類 デザイン アドバイザリ
    デバイス 詳細 概略
    ツール