UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 42543

7 シリーズ コンフィギュレーション - ConfigFallback: Enable|Disable のデフォルト設定

説明

7 シリーズのデバイスでは、フォールバックはデフォルトでディスエーブルになっています。これは具体的にシングル イメージ フローの場合です。マルチブート フローでは、ConfigFallback はデフォルトでイネーブルになっています。これは、フォールバックがイネーブルになっていると、正常に完了しなかったコンフィギュレーションの後にステータス レジスタがクリアされ、(ザイリンクス アンサー 42544) に説明されているようにデバッグに影響するからです。

ソリューション


ConfigFallback がデフォルトでディスエーブルになっているため、マルチブート デザインで問題となる場合があります。フォールバックがディスエーブルになっているため、新しいイメージに IPROG マルチブートしようとしてエラーが発生した場合に、フォールバックは実行されません。これにより、IPROG マルチブートが複数回試行され、フラッシュ デバイスがアドレス 0x0 にループして、そのたびにゴールデンが読み込まれます。FPGA はフラッシュを読み込み続け、ラップアラウンドして、最初のイメージから開始します。

BPI と SPI の両方で、フラッシュ インターフェイスは終端されていません。

BPI では、fcs_b/foe_b は Low で、アドレスは増加し続けます。

SPI では、読み出しコマンドが最初に送信された後 fcs_b は Low になるので、フラッシュは読み出しモードのままになり、ほとんどの SPI フラッシュ デバイスが内部でラップアラウンドします。

マルチブート デザインの生成時、Bitgen によって ConfigFallback のデフォルト設定がイネーブルに変更されます。この変更は、13.3 以降適用されるものです。
AR# 42543
日付 01/23/2013
ステータス アクティブ
種類 一般
ツール
このページをブックマークに追加