AR# 42586

Aurora 8B/10B v6.2 - ISE Design Suite 13.1 リリース ノートおよび既知の問題

説明

このアンサーでは、ISE 13.1 でリリースされた Aurora 8B/10B v6.2 コアのリリース ノートの内容を示します。次の情報が記載されています。
  • 新機能
  • 修正点
  • 既知の問題

インストールの手順、CORE Generator の一般的な既知の問題、およびデザイン ツール要件については、次のサイトにある IP リリース ノート ノート ガイドを参照してください。

http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf.

ソリューション


新機能


  • ISE 13.1 ソフトウェアをサポート
  • ISim シミュレーターをサポート
  • PlanAhead をサポート
  • Project Navigator フローをサポート
サポートされるデバイス
  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Spartan-6 XC LXT
  • Spartan-6 XA
  • Spartan-6 XQ LXT

修正された問題


  • Virtex-6 GTX デザインで低い VCO 周波数を達成するための制限を変更
    CR 番号 584627
  • IP シンボルで RX シンプレックスおよび TX シンプレックスに対してデフォルトで UFC 信号すべてがイネーブルにされる
    CR 番号 584592
  • Aurora - S6 - GTP インプリメンテーションがチャネル ボンディングで不正になる
    CR 番号 582596
  • Aurora v5.2 および 6.1 - すべてのレーンがアップになると、サンプル デザインでクロック コレクションがディスエーブルにされる
    CR 番号 581815
  • Aurora 8b/10b v5.2 - シンプレックス サイドバンド信号拡張プロセスに冗長性がある
    CR 番号 577182
  • CLKIN_FREQ が 315Mhz を超えるときに Virtex-6 MMCM の DIVCLK_DIVIDE = 3 または 4 が使用できない
    CR 番号 575944
  • タイミング制約が TS_GTXQ3_LEFT_I で満たされない
    CR 番号 572684
  • スピード グレードが -3 または -4 の Spartan-3 で 3.125Gbps から 3.2Gbps に拡張する
    CR 番号 572326
  • VHDL デザインで VIO ポートを逆にマップする
    CR 番号 568806
  • UCF ファイルに Add ERR_COUNT 制約を追加
    CR 番号 532277

既知の問題


GT ラッパー互換性モジュール名 :

コピーされたウィザード生成のラッパー モジュール名をすべて大文字に変更します。Verilog ベースのデザインのみに適用します。詳細は、ユーザー ガイド UG766 の付録 C を参照してください。

アンサー レコード リファレンス

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AR# 42586
日付 03/01/2013
ステータス アクティブ
種類 リリース ノート
IP