AR# 42642

AXI Bridge for PCI Express - axi_aclk_out クロックを使用すると AXI インターコネクトの周波数を判別できない

説明

問題の発生したバージョン : 1.00.a
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 44969) を参照

axi_aclk_out クロックを使用していると、インターコネクト周波数に関して次のような警告または情報メッセージが表示される場合があります。

INFO:EDK:740 - Cannot determine the input clock associated with port :axi_pcie_0:axi_aclk_out. Clock DRCs will not be performed on this core and cores connected to it.

INFO:EDK:1039 - Did not update the value for parameter:axi_pcie_0:C_AXI_ACLK_FREQ_HZ. Top-level frequency could not be propagated to this IP. Please make sure that you have specified the frequency of the top-level clock port, and that the clocks are properly connected.

WARNING:EDK:3712 - IPNAME: axi_interconnect, INSTANCE:axi_interconnect_0 -Frequency of the interconnect's clock port could not be determined. All IPsin the design will be considered to be asynchronous with respect to the interconnect. This will lead to more resource usage. You can avoid this by specifying the clock frequency on the port that the interconnect's clock is connected to.

注記 : 「問題の発生したバージョン」には、問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

ソリューション

これは AXI Bridge for PCI Express の既知の問題で、2 つの既知の問題の組み合わせで発生しています。

  • util_ds_buf がブリッジの refclk ポートに基準周波数情報を送信していません。これは既知の問題なのですが、util_ds_buf pcore に対する制限事項があるため、この問題を修正する予定は現時点ではありません。このため、引き続き手順 #1 をインプリメントする必要があります。
  • axi_out_clk が MPD にある CLK_FACTOR を含んでいません。この問題は (ザイリンクス アンサー 44969) にそって修正されています。

この問題を回避するには、次の手順に従ってください。

  1. util_ds_buf をローカルに設定し、次のように MPD を変更します。

    PORT IBUF_DS_P = "", DIR = I, VEC = [0:(C_SIZE-1)], SIGIS = CLK
    PORT IBUF_DS_N = "", DIR = I, VEC = [0:(C_SIZE-1)], SIGIS = CLK
    PORT IBUF_OUT = "", DIR = O, VEC = [0:(C_SIZE-1)], SIGIS = CLK, CLK_INPORT = IBUF_DS_P

  2. axi_pcie をローカルにし、データ にある MPD および TCL ファイルを変更します。
    • MPD ファイルには、次の新しいパラメーターを追加します。

      PARAMETER REF_CLK_FREQ_HZ = 100000000, DT = REAL, TYPE = NON_HDL, IPLEVEL_UPDATE_VALUE_PROC = update_aclk_out

      また、axi_aclk_out ポートの 1 つを次のように変更します。

      PORT axi_aclk_out = "", DIR = O, SIGIS = CLK, BUS = M_AXI:S_AXI, CLK_INPORT = REFCLK, CLK_FACTOR = 1.0 * C_AXI_ACLK_FREQ_HZ / (1.0 * REF_CLK_FREQ_HZ)

    • TCL ファイルには次の内容を追加します。

      proc update_aclk_out {param_handle} {
      set mhsinst [xget_hw_parent_handle $param_handle]

      set ref_clk_freq [xget_hw_parameter_value $mhsinst "C_REF_CLK_FREQ"]
      if { $ref_clk_freq == 0 } {
      set ref_clk_freq_hz 100000000
      } elseif { $ref_clk_freq == 1 } {
      set ref_clk_freq_hz 125000000
      } elseif {$ref_clk_freq == 2} {
      set ref_clk_freq_hz 250000000
      } else {
      set ref_clk_freq_hz 100000000
      }
      return $ref_clk_freq_hz
      }

改訂履歴
2012/04/07 - 追加情報を修正
2011/02/02 - 誤字修正
2011/11/21 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 42642
日付 06/06/2013
ステータス アクティブ
種類 既知の問題
IP