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AR# 42756

Virtex-6 FPGA Integrated Block Wrapper for PCI Express - v2.4 で修正された問題

説明

このアンサーには Virtex-6 FPGA Integrated Block v2.4 Wrapper for PCI Express で修正された問題がリストされています。これはこのバージョンのコアの readme.txt にもリストされています。これらの問題は、前のバージョンのコアからのアップデートにより修正されています。

ここに挙げられていない既知の問題や修正された問題については、(ザイリンクス アンサー 45723) を参照してください。

ソリューション


修正点
  • 現段階では、ルート ポート コンフィギュレーションで VHDL はサポートされていません。
  • コア インターフェイス信号の変更
    • CR 579319
    • m_axis_rx_tstrb および s_axis_tx_ts の代わりに m_axis_rx_tkeep および s_axis_tx_tkeep が使用できるよう トランザクション インターフェイスが変更されました。
  • TLP ドロップの問題の修正 (8 レーン Gen2 コンフィギュレーションのみ)
    • CR 593825
    • ユーザー転送インターフェイスの TLP が AXI ブリッジでドロップする問題が修正されました。TLP は、内部生成された TLP が同時転送されるとドロップします。
  • 64 ビット書き込みが PIO_64_RX_ENGINE で許容されない問題を修正
    • CR 591524
    • PIO_64_RX_ENGINE VHDL テストベンチ ファイルで 64 ビットの書き込みが正しく許容できなかった問題が修正されました。
  • XISE ファイルを正しいファイル セットを含むようにアップデート
    • CR 585191
    • XISE ファイルに含まれるファイルのパスが間違っているためファイルを含めることができなかった問題が修正されました。
  • GTX DFEDLYOVRD 設定のアップデート
    • CR 594024
    • GTX ラッパーの DFEDLYOVRD 設定が GTX ユーザー ガイドの推奨に合わせ '0' にアップデートされました。
  • 512 バイトの MPS を持つバス マスター アプリケーションでの [Buffering Optimized for Bus Mastering Applications] オプション
    • CR 591841
    • MPS が 512 バイトで [Buffering Optimized for Bus Mastering Applications] オプションが選択されているときにサンプル デザインのシミュレーションが正しく機能しなかった問題が修正されました。

改訂履歴
2012/01/18 - 既知の問題をすべて 1 つのアンサーにまとめるためフォーマットを変更し、アンサー 45723 への参照を追加。ここにリストされていた問題はアンサー 45723 へすべて移動。
2011/12/14 - アンサー 43531 を追加
2011/12/02 - 資料センター表示のためのフォーマット修正
2011/07/06 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45723 Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 42756
日付 05/20/2012
ステータス アクティブ
種類 リリース ノート
デバイス 詳細 概略
ツール
IP
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