AR# 42808

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MIG 7 Series v1.2 - タイミング モデルが不正なため PHY ハード ブロックでコンポーネント スイッチ制限エラーが発生する

説明

ISE 13.2 ソフトウェアで、PHASER および PLL のタイミング モデルにエラーがあるため、PHASER_OUT、PHASER_IN、OUT_FIFO、IN_FIFO PHY ハード ブロックでコンポーネント スイッチ制限エラーが発生することがあります。

ソリューション


これらのメッセージは無視しても問題ありません。

コンポーネント スイッチ制限エラーは、Kintex-7 および Virtex-7 の -1 および -2L スピード グレードでのみ発生します。次に、このエラーが発生する可能性のある物理リソースの例を示します。

u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_0.phy_4lanes/byte_lane_B.byte_lane_B/phaser_out/FREQREFCLK

u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_0.phy_4lanes/byte_lane_A.byte_lane_A/phaser_in/FREQREFCLK

u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_0.phy_4lanes/byte_lane_B.byte_lane_B/out_fifo/RDCLK

u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_0.phy_4lanes/byte_lane_B.byte_lane_B/in_fifo/WRCLK

u_mig_7series_v1_2/u_memc_ui_top_axi/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_1.phy_4lanes/byte_lane_B.byte_lane_B/phaser_in/MEMREFCLK



この問題は、ISE 13.3 ソフトウェアでリリースされる MIG 7 Series v1.3 で修正される予定です。
AR# 42808
日付 05/19/2012
ステータス アクティブ
種類 既知の問題
デバイス
IP
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