AR# 42810

LogiCORE IP DisplayPort v2.3 - リファレンス デザインでタイミング違反が発生する

説明

リファレンス デザインでタイミング違反が発生する理由を教えてください。

ソリューション

この問題は、サンプル デザインがそのまま使用されているとき、または場合によってはビデオ クロックが外部 PLL (カスタム ボード) から供給されているときに発生します。XST によるクロック バッファーの接続方法に問題があるためです。

これを回避するには、ツールが必要に応じて BUFG を追加できるように合成属性をビデオ クロック グループに追加してください。次は、その構文です。
//synthesis attribute BUFFER_TYPE vid_clk BUFGP

または、PLL や DCM のような Spartan-6 FPGA クロック リソースの一部を使用するようにデザインを修正することで、ビデオ クロックを駆動できます。

LogiCORE IP DisplayPort のリリース ノートおよび既知の問題は、(ザイリンクス アンサー 33258) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33258 LogiCORE IP DisplayPort - リリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33258 LogiCORE IP DisplayPort - リリース ノートおよび既知の問題 N/A N/A
AR# 42810
日付 12/15/2012
ステータス アーカイブ
種類 一般
IP