AR# 42811

MIG 7 Series v1.2 v1.3 - タイミング モデルが不正なため PHY ハード ブロックでセットアップ エラーが発生する

説明

ISE 13.2 および 13.3 ソフトウェアで、PHASER および PLL のタイミング モデルにエラーがあるため、PHY ハード ブロックで開始し PHY ハード ブロックで終了するパスで、セットアップ タイム エラーが誤って発生することがあります。

ソリューション

次の例は、MIG 7 Series 1.2 でセットアップ タイム違反が発生する可能性があるケースを示しています。 

このパスは CLKOUT2 (sync_pulse) で始まり、MEMREFCLK の生成で終わります。 

これは、1 クロック周期 (1.25ns (800MHz)) で解析されています。

Path1
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PLLE2_ADV_X1Y8.CLKOUT2 Tpllcko_CLK 0.088 u_mig_7series_v1_2/u_ddr3_infrastructure/plle2_i
u_mig_7series_v1_2/u_ddr3_infrastructure/plle2_i
PHY_CONTROL_X1Y6.SYNCIN net (fanout=22) 1.530 u_mig_7series_v1_2/sync_pulse
PHY_CONTROL_X1Y6.MEMREFCLK Tpctcks_SYN 0.168 u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_2.phy_4lanes/phy_control_i
u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_2.phy_4lanes/phy_control_i
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Path2
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PHY_CONTROL_X1Y8.PHYCTLEMPTY Tpctcko_EMP 0.576 u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_0.phy_4lanes/phy_control_i
u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_0.phy_4lanes/phy_control_i
PHY_CONTROL_X1Y6.PHYCTLMSTREMPTY net (fanout=3) 0.930 u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_ctl_empty<0>
PHY_CONTROL_X1Y6.MEMREFCLK Tpctckd_EMP 0.034 u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_2.phy_4lanes/phy_control_i
u_mig_7series_v1_2/u_memc_ui_top_std/mem_intfc0/phy_top0/u_mc_phy_wrapper/u_mc_phy/phy_4lanes_2.phy_4lanes/phy_control_i
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このタイミング エラーを解決するには、user_design/rtl/phy_ddr_mc_phy.v モジュールで次の localparam を検索します。  

localparam MASTER_PHY_CTL = 0;


  • バンクを 3 つ使用している場合は、これを 1 に変更します。
  • バンクを 1 つ使用している場合は、これを 0 に変更します。
  • バンクを 2 つ使用している場合は、アドレス/制御バンクが物理的にデータ バンクの上にあるか下にあるかによって、0 または 1 に設定します。

この問題は MIG 7 Series v1.4 で修正されています。
AR# 42811
日付 10/13/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP