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AR# 42830

7 シリーズ Integrated Block for PCI Express - sys_reset_n にピン ロケーション制約がない

説明

問題のバージョン : v1.1
問題の解決したバージョンおよびその他の既知の問題については、(ザイリンクス アンサー 40469) を参照してください。


生成した UCF ファイルで sys_reset_n ピンが特定のピンに制約されていません。ISE Design Suite 13.2 から、ピン ロケーションなしで BitGen が 7 シリーズ デザインに対して実行されると、次のようなエラー メッセージが表示されるようになりました。

"ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD).This maycause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected.To prevent this error, it is highly suggested to specify all pin locations and I/O standards to avoid potential contention or conflicts and allow proper bitstream creation. To demote this error to a warning and allow bitstream creation with unspecified I/O location or standards, you can apply the following bitgen switch: -g UnconstrainedPins:Allow."

注記 : 「問題のバージョン」とは、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性はありますが、以前のバージョンではそれを検証するテストは実行されていませんでした。

ソリューション


ボード デザインに合わせてピン ロケーションを選択して、UCF でピンを制約する必要があります。

ピンが I/O 規格に合わせて配置されない場合 7 シリーズ デバイスが破損する可能性がありますので、注意してください。詳細は、(ザイリンクス アンサー 41615) を参照してください。

改訂履歴
2011/12/06 - アンサー 40469 に修正バージョン情報を追加
2011/07/06 - 初版
AR# 42830
日付 05/19/2012
ステータス アクティブ
種類 既知の問題
デバイス
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