AR# 42842

7 シリーズ GTX トランシーバー - PLLREFCLK 選択の変更によって ISE 13.1 で発生するシミュレーションの問題

説明

このアンサーでは、7 シリーズ トランシーバーの CPLLREFCLKSEL/QPLLREFCLKSEL ポート定義が変更されたことによって、ISE ツール 13.1 で発生するシミュレーションの問題について説明します。

ソリューション

QPLLREFCLKSEL 入力ポートは、GTXE2_COMMON ブロックの QPLL の基準クロック入力として GTREFCLK0 または GTREFCLK1 を選択します。

CPLLREFCLKSEL 入力ポートは、GTXE2_CHANNEL ブロックの CPLL の基準クロック入力として GTREFCLK0 または GTREFCLK1 を選択します。

QPLLREFCLKSEL/CPLLREFCLKSEL の詳細は、『7 シリーズ FPGA GTX トランシーバー ユーザー ガイド』 (UG476) の「基準クロックの選択および分配」を参照してください。

Virtex-6 FPGA では、PLLREFCLKSEL を 000 に設定すると REFCLK0 が選択されていましたが、7 シリーズ デバイスではこの定義が変更され、QPLLREFCLKSEL/CPLLREFCLKSEL を 001 に設定すると GTREFCLK0 が選択されます。

これは、ISE 13.1/13.2 ツールのウィザードでのデフォルト値です。 

ISE 13.1 ツールでリリースされたシミュレーション モデルでは、Virtex-6 FPGA の場合と同様に 000 が検索されるため、レイアウト後のシミュレーションが機能しません。 

これはハードウェアの動作に影響しません。 

このシミュレーションの問題は ISE 13.2 ツールで修正されており、モデルがウィザード設定と一致するよう 001 にアップデートされています。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
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日付 03/24/2015
ステータス アクティブ
種類 一般
デバイス
ツール