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AR# 4292

4.2i Foundation - HDL フローのプロジェクトへの回路図の追加について

説明

キーワード : Foundation, schematic, HDL, Express, project, synthesis, 回路図, プロジェクト, 合成

重要度 : 重要

概要 :
Foundation シリーズのソフトウェアには、回路図と HDL という 2 種類のフローがあります。どちらのフローにも回路図と HDL が混在している場合があるため、これらのフローで異なる点はプロジェクトの内容ではなく、デザインが処理される方法です。

Foundation プロジェクトで回路図フローを使用した場合、HDL のマクロを含む最上位の回路図を作成できます。このフローはうまく処理されますが、HDL モジュールが個別に合成、最適化されるため、制限があります。

その制限とは、トップダウンの合成最適化の際に平坦化してもそれほど効果がない点です。また、回路図フローの HDL マクロは階層構造化できず、ユーザーが作成した VHDL ライブラリも使用できません。

境界間の最適化およびトップダウン合成手法を有効利用するには、HDL フローを使用します。この場合でも、HDL モジュールを使用して最上位の回路図を作成できます。HDL フローを使用すると、Foundation Express によってデザイン全体が合成および最適化され、デザイン全体のパフォーマンスが向上します。

HDL フローのプロジェクトで最上位の回路図 (および下位の回路図) と HDL マクロを統合するには、次の手順に従ってください。

ソリューション

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1. HDL プロジェクトを新規作成します。Foundation Project Manager で [File] → [New Project] をクリックします。フローに HDL を選択してください。

2. 回路図ライブラリを追加します。デザインの合成が完了するまでデバイスファミリが選択されないため、回路図にコンポーネントを追加するにはザイリンクスライブラリを手動で追加します。最上位の回路図をデザインのブロック図として使用する作成する場合、このステップは省きます。 [File] -> [Project Libraries] をクリックし、左側のフィールドからターゲットファミリを選択して [Add] をクリックします。このライブラリは [Files] タブに表示されます。

3. フローボタンを使用して HDL ファイルを開きます。[Design Entry] ボタンの [HDL Editor] アイコンをクリックして HDL ファイルを作成または開きます。 HDL ファイルから回路図マクロを作成するには、ファイルをプロジェクトに追加しないでください (HDL ファイルは Foundation Project Manager の [Files] タブに表示されない)。 HDL ファイルをプロジェクトに追加した場合、[Create Macro] オプションは使用できません。このルールは、ステートマシンにも適用されます。

4. HDL ファイルのシンボルを作成します。HDL ファイルを編集し終わったら、[Project] -> [Create Macro] をクリックします。最初のターゲットを尋ねるダイアログボックスが表示された場合、この時点ではどのデバイスを選択してもかまいません。シンボルを作成するには、合成を実行する必要があります。ステップ 3 - 4 を繰り返し、すべての HDL マクロを回路図に配置します。

5. 回路図を編集します。回路図エディタを開いて最上位デザインを作成し、回路図フローを使用しているかのように回路図を編集します。シンボルツールボックスで、ザイリンクスユニファイドライブラリのコンポーネントと HDL マクロを使用できます。必要に応じて LogiBLOX マクロも作成できます。 [Hierarchy] -> [Add Current Sheet to Project] をクリックし、この回路図をプロジェクトに追加します。

最上位の回路図を作成する際、ザイリンクスユニファイドライブラリの PAD コンポーネント (IPAD、OPAD など) は使用できません。 Foundation Express によりトップダウン手法でデザインが合成され、必要に応じてポートやバッファが追加されます。ポートを定義するには、回路図が下位にある場合と同様にして [Hierarchy Connectors] を使用します。 I/O バッファや I/O フリップフロップ、I/O ラッチなどの I/O コンポーネントは追加できますが、PAD は使用できません。

回路図を保存します。回路図が解析されると、HDL ファイルがプロジェクトに追加されます。最上位の回路図が解析されると、回路図マクロが作成された HDL および ASF ファイルがすべて [Files] タブに追加されます。

これらのファイルは Foundation Project Manager で開いて編集できますが、HDL マクロは回路図から開いて変更します。これには、[Project] -> [Update Macro] をクリックします。

6. 下位の階層およびライブラリをプロジェクトに追加します。回路図の HDL マクロに下位階層があるか、ユーザー定義のライブラリを使用している場合、[Document] -> [Add] をクリックしてこれらの HDL ファイルを手動でプロジェクトに追加する必要があります。Foundation Express で、合成前にすべてのデザインファイルを使用できるはずです。

7. デザインを最上位の HDL プロジェクトとして合成します。[Synthesis] または [Implementation] ボタンをクリックし、回路図を最上位として選択します。選択した回路図ライブラリに一致するファミリを確実に選択してください。 Foundation Express ですべてのプロジェクトファイルがリンクされ、トップダウン手法を使用してデザインが合成されます。

その他の注意事項 :

- デザインは Foundation Express によって処理されるため、回路図に属性を追加する場合に注意が必要です。ピン位置またはスルーレートの制約を追加する場合は、ネットや階層コネクタではなく、I/O バッファまたはフリップフロップ、ラッチに指定してください。 TNM や TIMESPEC などその他の制約は処理されません。このような制約を追加するには、UCF を使用してください。ピン位置やスルーレート、その他の特定のデザイン制約は、Foundation Express の制約エディタを使用してデザインに設定できます。

- プロジェクトに回路図を追加したり、Foundation Express でデザインの回路図部分を解析すると、VHDL、XNF、EDIF のいずれかの形式のネットリストが作成されます。 [Synthesis] -> [Options] をクリックし、[Export Schematics To] で形式を設定してください。

- デザインにユニファイドコンポーネントがなくブロック図のみが含まれているか、回路図から伝搬される属性がない場合は、VHDL を使用します。回路図内で属性を適用する場合、ネットリストのタイプに XNF または EDIF を選択する必要があります。Virtex を使用する場合は EDIF を選択する必要があります。

ただし、回路図に RLOC が設定された XNF マクロが含まれている場合、VHDL または [Preserve Hierarchy] オプションを使用する必要があります。これは Foundation Express によってデザインが平坦化されるためです。同じ RLOC が異なる階層で設定されている場合に階層構造をそのまま保持します。

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1. 2 番目のプロジェクト (回路図タイプ) を作成します。このプロジェクトは HDL デザインでインスタンシエートする回路図を作成するのに使用します。

2. ほかの下位階層で作成するのと同様にして、ポートを定義する I/O 終端を含む回路図を作成します。デザイン内のすべてのユーザー I/O をインスタンシエートするのでない限り、回路図で IPAD または OPAD を使用しないでください。階層は使用できます。

3. 回路図を保存した後、[Options] -> [Export Netlist] をクリックします。 ALB ファイルがネットリストに書き出されるのを確認する必要があるため、ディレクトリは変更しないでください。ファイル名はプロジェクト名と一致します。

4. EDN または XNF ファイルを HDL プロジェクトディレクトリにコピーします。これらのファイルは HDL プロジェクトに追加しないでください。

5. HDL ファイルの回路図をインスタンシエートし、HDL フローで通常に処理します。フローの合成段階で「UNLINKED component」という警告がレポートされますが、これは Foundation Express のブラックボックス用の標準メッセージなので、無視してもかまいません。

インプリメンテーションの変換段階で、デザインのすべての部分がマージされる際に EDIF または XNF ファイルが読み取られます。

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AR# 4292
日付	04/12/2011
ステータス	アーカイブ
種類	一般

AR# 4292

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