AR# 43185

MIG 7 Series - システム クロック入力の要件

説明

システム クロック入力は、内部ロジック、フェイザーを駆動する MIG デザインのクロックを作成するために使用されます。メモリ インターフェイスのシステム クロック入力は、通常低ジッターの外部クロック ソースに接続されます。MIG ツールの [FPGA Options] ページでのシステム クロックの選択に応じて、シングル入力または差動ペアを選択できます。

ソリューション


システム クロック入力は、メモリ インターフェイスと同じ列に配置する必要があり、シングル領域クロック兼用 (SRCC) I/O ペアまたはマルチ領域クロック兼用 (MRCC) I/O ペアに割り当てる必要があります。このピンをメモリ インターフェイスと同じバンクに接続すると、MIG ツールにより DIFF_SSTL15 または SSTL15 などのインターフェイスと互換性のある I/O 規格が選択されます。sys_clk がメモリ インターフェイス バンクに接続されていない場合は、MIG ツールにより LVCMOS18 または LVDS などの適切な規格が選択されます。メモリ コントローラーを生成した後、必要に応じて UCF を変更できます。

クロック供給のガイドラインおよびコントローラー間で sys_clk を共有する方法は、MIG 7 Series DDR3/DDR2 クロック供給ガイドライン(ザイリンクス アンサー 40603) を参照してください。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40603 7 シリーズ FPGA MIG DDR2/DDR3 - クロッキング ガイドライン N/A N/A
AR# 43185
日付 02/20/2013
ステータス アクティブ
種類 一般
デバイス
IP