AR# 43244

説明

ソリューション

初期エンジニアリング サンプル (ES) シリコンでの GTX トランシーバー属性のアップデート

初期 ES シリコンで確実に動作させるため、7 Series FPGA Transceivers Wizard で生成された GTX ラッパーで次の属性をアップデートする必要があります。

注記 : ISE Design Suite 13.3 では、7 Series FPGA Transceivers Wizard v1.5 を使用するとこれらの属性がアップデートされますが、

これらの属性アップデートが正しく生成されるようにするため、正しいパーツ/パッケージ/スピード グレードの組み合わせを選択し、ウィザードの [Silicon Revision] で [Initial ES] オプションをオ選択するようにしてください。

このツールおよびウィザードでサポートされている初期 ES は、次のもののみです。

• Kintex-7 XC7K325T (ffg676 および ffg900 パッケージ)、Virtex-7 XC7VX485T (ffg1761 および ffg1927 パッケージ)
• -1 および -2 スピード グレード

ISE Design Suite 13.4 では、7 Series FPGA Transceivers Wizard v1.5 で初期 ES シリコンの設定のみが生成され、v1.6 で ES シリコンのみがサポートされます。 

初期 ES のビットストリームを ES シリコンに使用したり、ES シリコンのビットストリームを初期 ES シリコンに使用することはできません。

ISE Design Suite 13.4 の v1.5 (v1.5 Rev 1) では、分周値および PPM 設定に基づいてアップデートされた RXCDR_CFG 値が生成されます。 

ISE 14.2/Vivado 2012.2 デザイン ツールの v1.5 Rev2 のウィザードでは、Virtex-7 XC7V2000T 初期 ES デバイスもサポートされます。

注記 :

1. 5.93GHz ～ 6.6GHz の範囲で動作する QPLLの場合 (これはデータ レートではなく、VCO 周波数)
2. CPLL/QPLL フル レート設定 : QPLL 操作ではライン レート 5.93 ～ 6.6Gb/s、CPLL 操作ではライン レート 3.2 ～ 6.6Gb/s で分周値 1 です。
3. CPLL/QPLL ハーフ レート設定 : QPLL 操作ではライン レート 2.965 ～ 3.3Gb/s、CPLL 操作ではライン レート 1.6 ～3.3Gb/s で分周値 2 です。
4. ポート RXCDRLOCK は CDR ロックの大まかなインジケーターで、サポートされていません。入力データを確認してください。 

TXOUTCLK および RXOUTCLK ポートの制限および使用例

初版 ES シリコンの TXOUTCLK および RXOUTCLK ポートを使用するにあたり、いくつかの制限事項があります。 

TXOUTCLK および RXOUTCLK が正しく動作するよう、次の規則に従う必要があります。

• GTX チャネル内の TXOUTCLK または RXOUTCLK のどちらか 1 つを使用します。両方使用することはできません。
• GTX0 の TXOUTCLK または GTX1 の RXOUTCLK のいずれかを使用します。両方使用することはできません。
• 必要な場合、IBUFDS_GTXE2 からの基準クロックを直接使用して、デバイス ロジックおよび GTX ユーザー クロックを駆動します ([TX/RX]USRCLK、[TX/RX]USRCLK2)。

RXOUTCLK をクロックを出力するのに使用しない場合は、RXOUTCLKSEL を 3'b000 に設定する必要があります。TXOUTCLK をクロックを出力するのに使用しない場合は、TXOUTCLKSEL を 3'b000 に設定する必要があります。

使用例

次に、上記の要件を満たしてデザインをインプリメントするために推奨される使用例を示します。

TX バッファーをイネーブルにする場合

TX バッファーを使用する場合、IBUFDS_GTE2 の出力を使用して GTX トランシーバーの基準クロックをファブリックのクロック リソースに配線します。

RX バッファーをイネーブルにする場合

RX エラスティック バッファーを使用する場合は、そのレーンの RXOUTCLKSEL を 3'b000 に設定する必要があります。RX リカバリ クロックをデバイスから出力する必要がある場合は、TXOUTCLK の使用を考慮してクロックを注意深く配線する必要があります。

バッファーをバイパスする場合

1. 初期 ES シリコン TX および RX バッファーまたはそのいずれかをイネーブルにすることを検討してください。
2. TX バッファーをバイパスする場合、未使用のトランシーバーがあれば、未使用のレーンを活用して TXOUTCLK を配線し、手動のマルチレーン アライメントをインプリメントします。たとえば、自動モードのシングル レーンの TX バッファー バイパスは、手動マルチレーン アライメントを使用する 2 レーン バッファー バイパスにできます。未使用のレーンは、TXOUTCLK を配線し、アライメントを実行するのに使用されます。手動位相アライメントの手順は、『7 シリーズ FPGA GTX/GTH トランシーバー ユーザー ガイド』 (UG476) を参照してください。また、初期 ES シリコンでは、(ザイリンクス アンサー 43340) に説明されているように、手動アライメント モードをイネーブルにするのに回避策が必要です。ISE Design Suite 13.3 の 7 シリーズ FPGA Transceivers Wizard v1.5 を使用している場合は、この回避策は必要ありません。
3. RX バッファーをバイパスする場合は、必要な RXOUTCLK の数が最小限になるよう、マルチレーン モードで RX バッファー バイパスを使用することを検討してください。
4. TX および RX バッファー バイパスの両方が必要なアプリケーションでは (CPRI、OBSAI)、TX と RX を異なるレーンに配置し、各方向にシングル レーン自動モードを使用します。

QPLL 使用モードおよび回避策

電圧および温度が変動しても QPLL 周波数バンドのマージンが最適になるようにするため、ユーザー デザインにこのアンサーに添付されている粗粒度のキャリブレーション モジュール qpll_cal.v を組み込む必要があります。 

このモジュールのインスタンシエーション例は、qpll_fix_top.v ファイルに示されています。

qpll_cal.v
qpll_fix_top.v

このモジュールは、ISE Design Suite 13.3 の 7 Series FPGA Transceivers Wizard v1.5 に含まれています。

レシーバー リンク マージン/イコライゼーションの選択

レシーバーでフル レート モード (RXOUT_DIV = 1) を使用すると、ジッター耐性が削減する可能性があります。 

常に RXOUT_DIV = 2、4、8 のデータ レートを使用することをお勧めします。 

これは、CPLL と QPLL の両方に適用されます。

7 シリーズ GTX レシーバーには、低消費電力モード (LPM) と判定フィードバック イコライゼーション (DFE) モードの 2 つの適応イコライゼーション モードがあります。 

詳細は、『7 シリーズ FPGA GTX/GTH トランシーバー ユーザー ガイド』 (UG476) を参照してください。

GTX レシーバーでは、LPM および DFE モードの両方で、6.6Gb/s で 12dB 損失のチャネルがサポートされます。 

これは、PRBS31 データ パターンおよび TX 起動振幅 850mV Vp-p, diff、約 2dB の TX プリカーソル エンファシス、約 4dB の TX ポストカーソル エンファシスを前提としています。

GTX ソフトウェア使用モデルの変更

7 シリーズ GTX トランシーバーのソフトウェア使用モデルの変更および要件は、(ザイリンクス アンサー 43339) を参照してください。

改訂履歴

2012/09/06 - 誤字などを修正
2012/01/12 - さまざまな PPM シナリオでの RXCDR_CFG 設定を更新
2011/12/12 - RXCDRLOCK ポートに関する注記を表に追加
2011/11/09 - ISE 13.3 の v1.5 のウィザードでサポートされる初期 ES デバイスの組み合わせについての注記を追加
2011/10/27 - 修正を含む ISE とウィザードのバージョン番号を追加
2011/10/17 - RXCDR_CFG をフル レートおよびハーフ レートの両方を含むよう更新
2011/08/25 - Virtex-7 FPGA を含めるようにタイトルを変更、表の Virtex-7 FPGA の BIAS_CFG 設定を更新
2011/08/16 - 若干の修正
2011/07/28 - 初版

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