初期エンジニアリング サンプル (ES) シリコンでの GTX トランシーバー属性のアップデート
初期 ES シリコンで確実に動作させるため、7 Series FPGA Transceivers Wizard で生成された GTX ラッパーで次の属性をアップデートする必要があります。
注記 : ISE Design Suite 13.3 では、7 Series FPGA Transceivers Wizard v1.5 を使用するとこれらの属性がアップデートされますが、
これらの属性アップデートが正しく生成されるようにするため、正しいパーツ/パッケージ/スピード グレードの組み合わせを選択し、ウィザードの [Silicon Revision] で [Initial ES] オプションをオ選択するようにしてください。
このツールおよびウィザードでサポートされている初期 ES は、次のもののみです。
ISE Design Suite 13.4 では、7 Series FPGA Transceivers Wizard v1.5 で初期 ES シリコンの設定のみが生成され、v1.6 で ES シリコンのみがサポートされます。
初期 ES のビットストリームを ES シリコンに使用したり、ES シリコンのビットストリームを初期 ES シリコンに使用することはできません。
ISE Design Suite 13.4 の v1.5 (v1.5 Rev 1) では、分周値および PPM 設定に基づいてアップデートされた RXCDR_CFG 値が生成されます。
ISE 14.2/Vivado 2012.2 デザイン ツールの v1.5 Rev2 のウィザードでは、Virtex-7 XC7V2000T 初期 ES デバイスもサポートされます。
| 属性 |
値 |
| BIAS_CFG | 64'h0000040000001000 (Virtex-7 の場合) |
| CPLL_CFG | 24'hBC07DC |
| QPLL_CFG |
27'h06801C1(1) |
QPLL_LOCK_CFG |
16'h01D0 |
| QPLL_CP | 10'h01F |
| QPLL_LPF |
4'hF |
RXCDR_FR_RESET_ON_EIDLE |
1'b0 |
| RXCDR_PH_RESET_ON_EIDLE | 1'b0 |
| RXCDR_HOLD_DURING_EIDLE |
1'b0 |
| RXCDR_CFG | フル レート(2) <+/- 300ppm : 72'h1107FE406001040000 <+/- 700ppm : 72'h1107FE406021040000 <+/- 1000ppm : 72'h1107FE206021040000 ハーフ レート(3) <+/- 300ppm : 72'h1107FE406001100000 <+/- 700ppm : 72'h1107FE406021100000 <+/- 1000ppm : 72'h1107FE206021100000 |
| RXCDR_LOCK_CFG |
6'b010101(4) |
| RX_BIAS_CFG | 12'h0 |
| RX_DFE_GAIN_CFG | 23'h001F0A |
| RX_OS_CFG |
13'h0080 |
RX_DFE_VP_CFG |
17'h03F03 |
| RX_DFE_UT_CFG | 17'h08F00 |
| RX_DFE_KL_CFG | 13'h00F0 |
| RX_DFE_H2_CFG | 12'h180 |
| RX_DFE_H3_CFG | 12'h1E0 |
| RX_DFE_H4_CFG | 11'h0F0 |
| RX_DFE_H5_CFG | 11'h0E0 |
| RX_DFE_LPM_CFG | 16'h0904 |
| RXLPM_HF_CFG | 14'h00F0 |
| RXLPM_LF_CFG | 14'h00F0 |
注記 :
TXOUTCLK および RXOUTCLK ポートの制限および使用例
初版 ES シリコンの TXOUTCLK および RXOUTCLK ポートを使用するにあたり、いくつかの制限事項があります。
TXOUTCLK および RXOUTCLK が正しく動作するよう、次の規則に従う必要があります。
RXOUTCLK をクロックを出力するのに使用しない場合は、RXOUTCLKSEL を 3'b000 に設定する必要があります。TXOUTCLK をクロックを出力するのに使用しない場合は、TXOUTCLKSEL を 3'b000 に設定する必要があります。
使用例
次に、上記の要件を満たしてデザインをインプリメントするために推奨される使用例を示します。
TX バッファーをイネーブルにする場合
TX バッファーを使用する場合、IBUFDS_GTE2 の出力を使用して GTX トランシーバーの基準クロックをファブリックのクロック リソースに配線します。
RX バッファーをイネーブルにする場合
RX エラスティック バッファーを使用する場合は、そのレーンの RXOUTCLKSEL を 3'b000 に設定する必要があります。RX リカバリ クロックをデバイスから出力する必要がある場合は、TXOUTCLK の使用を考慮してクロックを注意深く配線する必要があります。
バッファーをバイパスする場合
QPLL 使用モードおよび回避策
電圧および温度が変動しても QPLL 周波数バンドのマージンが最適になるようにするため、ユーザー デザインにこのアンサーに添付されている粗粒度のキャリブレーション モジュール qpll_cal.v を組み込む必要があります。
このモジュールのインスタンシエーション例は、qpll_fix_top.v ファイルに示されています。
このモジュールは、ISE Design Suite 13.3 の 7 Series FPGA Transceivers Wizard v1.5 に含まれています。
レシーバー リンク マージン/イコライゼーションの選択
レシーバーでフル レート モード (RXOUT_DIV = 1) を使用すると、ジッター耐性が削減する可能性があります。
常に RXOUT_DIV = 2、4、8 のデータ レートを使用することをお勧めします。
これは、CPLL と QPLL の両方に適用されます。
7 シリーズ GTX レシーバーには、低消費電力モード (LPM) と判定フィードバック イコライゼーション (DFE) モードの 2 つの適応イコライゼーション モードがあります。
詳細は、『7 シリーズ FPGA GTX/GTH トランシーバー ユーザー ガイド』 (UG476) を参照してください。
GTX レシーバーでは、LPM および DFE モードの両方で、6.6Gb/s で 12dB 損失のチャネルがサポートされます。
これは、PRBS31 データ パターンおよび TX 起動振幅 850mV Vp-p, diff、約 2dB の TX プリカーソル エンファシス、約 4dB の TX ポストカーソル エンファシスを前提としています。
GTX ソフトウェア使用モデルの変更
7 シリーズ GTX トランシーバーのソフトウェア使用モデルの変更および要件は、(ザイリンクス アンサー 43339) を参照してください。
改訂履歴
2012/09/06 - 誤字などを修正
2012/01/12 - さまざまな PPM シナリオでの RXCDR_CFG 設定を更新
2011/12/12 - RXCDRLOCK ポートに関する注記を表に追加
2011/11/09 - ISE 13.3 の v1.5 のウィザードでサポートされる初期 ES デバイスの組み合わせについての注記を追加
2011/10/27 - 修正を含む ISE とウィザードのバージョン番号を追加
2011/10/17 - RXCDR_CFG をフル レートおよびハーフ レートの両方を含むよう更新
2011/08/25 - Virtex-7 FPGA を含めるようにタイトルを変更、表の Virtex-7 FPGA の BIAS_CFG 設定を更新
2011/08/16 - 若干の修正
2011/07/28 - 初版
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 45497 | LogiCORE IP XAUI v10.1/v10.2 - Kintex-7 および Virtex-7 IES または GES デバイスでデータ転送中に sync_status がディアサートされる | N/A | N/A |
| 44412 | 7 シリーズ Integrated Wrapper for LogiCORE IP OBSAI v5.1 - トランシーバーの TX および RX エラスティック バッファーをイネーブルにすべきか | N/A | N/A |
| 44215 | 7 シリーズ Integrated Wrapper for LogiCORE CPRI - v4.1- 送受信両方のエラスティック バッファをトランシーバーでイネーブルにするべきか | N/A | N/A |
| 44012 | 7 シリーズ Integrated Wrapper for LogiCORE CPRI - TXOUTCLK および RXOUTCLK ポートの制限 | N/A | N/A |
| 44011 | 7 シリーズ Integrated Wrapper for LogiCORE CPRI - IBUFDS_GTE2 使用モデルの変更 | N/A | N/A |
| 43340 | Kintex-7 GTX トランシーバー - 初期エンジニアリング サンプル (ES) シリコンでバッファー バイパス手動モードをイネーブルにする方法 | N/A | N/A |
| 41613 | 7 シリーズ FPGA GTX/GTH トランシーバー - 既知の問題およびアンサー レコードのリスト | N/A | N/A |
| 43347 | Kintex-7 FPGA 初期エンジニアリング サンプル (ES) - 既知の問題のマスター アンサー | N/A | N/A |
| 43339 | 7 シリーズ FPGA GTX トランシーバー - ソフトウェア使用モデルの変更 | N/A | N/A |
| AR# 43244 | |
|---|---|
| 日付 | 01/26/2015 |
| ステータス | アクティブ |
| 種類 | デザイン アドバイザリ |
| デバイス | |