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AR# 43250

MIG 7 シリーズ v1.1-v1.2 DDR3/DDR2 - 内部 VREF 制約がすべてのメモリ バンクに使用されない

説明

複数のバンクにまたがる MIG デザインを生成すると、アドレスおよび制御用に選択されたバンクに使用される内部 VREF しか表示されません。ほかのバンクに内部 VREF を必要とする入力がある場合にこれが発生するのはなぜですか。

ソリューション


内部 VREF 制約は VREF を必要とするバンクすべてに使用されるべきなので、このビヘイビアには問題がります。この問題を回避するには、その問題のバンクに対する INTERNAL_VREF 制約を生成した UCF に追加します。

例 1 : 0.75V 参照電圧を必要とする HSTL_II (1.5V) を使用したバンク 14 に INTERNAL_VREF 制約を付けるには、次のように記述します。

CONFIG INTERNAL_VREF_BANK14 = 0.75;

これは、13.3 リリースで修正される予定です。

内部および外部 VREF のガイドラインについては、(ザイリンクス アンサー 42036) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
41227 MIG 7 Series v1.2 - ISE Design Suite 13.2 でのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
42036 MIG 7 Series - 内部/外部 VREF ガイドライン N/A N/A
41227 MIG 7 Series v1.2 - ISE Design Suite 13.2 でのリリース ノートおよび既知の問題 N/A N/A
AR# 43250
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex-7
  • Virtex-7
  • Virtex-7 HT
ツール
  • ISE Design Suite - 13.1
  • ISE Design Suite - 13.2
IP
  • MIG
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